Changes between Version 18 and Version 19 of Archi-1-TP11

Timestamp:

Dec 10, 2021, 6:34:05 AM (3 years ago)

Author:

franck

Comment:

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Archi-1-TP11

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 Les bits `HWI0` des registres `C0_STATUS` (aussi nommé `c0_sr`) et `C0_CAUSE` contiennent respectivement le mask et le l'état de l'entrée n°`0` d'interruption du MIPS. Les bits `UM`, `IE` et `EXL` sont liés au mode d'exécution du MIPS: `UM` est le bit de mode du MIPS (`1`=`User Mode`, `0`=`Kernel Mode`), `IE` est le bit de masque général des interruptions (`1`=autorisées, `0`=masquées) et enfin  `EXL` est le bit que le MIPS met à `1` à l'entrée dans le noyau pour informer d'un niveau exceptionnel et dans ce cas les bits `UM` et `IE` ne sont plus significatifs, si `EXL` est à `1` alors le MIPS est en mode kernel, interruptions masquées.
 
-== A.1. Questions de cours
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+== A. Travaux Dirigé
+
+
 
 La majorité des réponses aux questions ci-après sont dans le rappel du cours donné au début de cette page, c'est voulu.
 
+
+
 = Questions de cours sur les interruptions
 
+
+
+1. A quelles adresses dans l'espaces d'adressage sont placés les registres des 3 contrôleurs de périphériques de la plateforme et comment le kernel les connaît ?
+{{{#!protected ------------------------------------------------------------------------------------
+''
+  * __tty_regs_map   = 0xd0200000 ;
+  * __icu_regs_map   = 0xd2200000 ; 
+  * __timer_regs_map = 0xd3200000 ; 
+  * Ces adresses sont définies dans le ldscript du kernel `kernel.ld`
+''
+}}}
 1. Que signifie l'acronyme I.R.Q. ?
 {{{#!protected ------------------------------------------------------------------------------------