Changes between Version 58 and Version 59 of Doc-MIPS-Archi-Asm-kernel

Timestamp:

Nov 14, 2020, 6:34:39 PM (4 years ago)

Author:

franck

Comment:

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Doc-MIPS-Archi-Asm-kernel

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 Le registre `C0_SR` contient l'état du processeur. Il définit le comportement du processeur vis-à-vis des requêtes d'interruptions, c'est-à-dire que c'est lui qui contient les masques des lignes d'interruptions matérielles et logicielles, et il définit le mode d'exécution, mode ''kernel'' ou en mode ''user''.
 
-- La figure suivante présente le contenu des 16 bits de poids faible du registre `c0_sr`. Cette version du MIPS32 n’utilise que 12 bits: 
+ La figure suivante présente le contenu des 16 bits de poids faible du registre `C0_SR`. Dans cette version du MIPS32, nous n’utilisons que 12 bits: 
 {{{#!html
 <table border="1" cellspacing="0" cellpadding="0">
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-- Quelques remarques :
-   - Le processeur a le droit d’accéder aux ressources protégées (registres du coprocessor 0 `c0`), 
-     et aux adresses mémoires >= `0x80000000`) si et seulement si le bit `UM` vaut `0`, 
-     ou si l’un des deux bits `ERL` et `EXL` vaut `1`.
-   - Les  interruptions sont autorisées si et seulement si le bit `IE` vaut `1`, 
-     et si les deux bits `ERL` et `EXL` valent `00`, et si le bit correspondant de `IM` vaut `1`.
-   - Les trois types d’événements qui déclenchent le branchement au noyau: 
-     (interruptions, exceptions et appels système) forcent le bit `EXL` à `1`, 
-     ce qui masque les interruptions et autorise l’accès aux ressources protégées.
-   - L’activation du signal `RESET` qui force le branchement au code de boot force le bit `ERL` à `1`, 
-     ce qui masque les interruptions et autorise l’accès aux ressources protégées.
-   - L’instruction `eret` force le bit `EXL`  à `0`.
-
- - Lors de l’activation du RESET :
-   - `c0_sr` contient donc la valeur `0x0004` (`0b0000000000000100`).
-   - Pour exécuter un programme utilisateur en mode protégé, avec interruptions activées, 
-     il doit contenir la valeur `0xFF11`.
-   - Le noyau doit écrire la valeur `0xFF13` dans `c0_sr` et l’adresse de la première fonction du programme utilisateur dans `c0_epc` avant d’appeler l’instruction `eret`.
-
+- Quelques remarques sur l'état du processeur :\\\\
+   a. Le processeur a le droit d’accéder aux ressources protégées (registres du coprocessor 0 `C0`), 
+      et aux adresses mémoires >= `0x80000000`) si et seulement si le bit `UM` vaut `0`, 
+      ou si l’un des deux bits `ERL` et `EXL` vaut `1`.
+   b. Les  interruptions sont autorisées si et seulement si le bit `IE` vaut `1`, 
+      et si les deux bits `ERL` et `EXL` valent `00`, et si le bit correspondant de `IM` vaut `1`.
+   c. Les trois types d’événements qui déclenchent le branchement au noyau: 
+     (interruptions, exceptions et appels système) mettent le bit `EXL` à `1`, 
+      ce qui donc masque les interruptions et autorise l’accès aux ressources protégées.
+   d. L’activation du signal `RESET` qui force le branchement au code de boot force le bit `ERL` à `1`, 
+      ce qui masque les interruptions et autorise l’accès aux ressources protégées.
+   e. L’instruction `eret` force le bit `EXL`  à `0`, et l'état du processeur est alors défini par
+      par les valeurs des bits `UM` et `IE`.
+   f. Pour exécuter un programme utilisateur en mode protégé, avec interruptions activées, 
+      le registre `C0_SR` doit contenir la valeur `0xFF11` 
+      (c'est-à-dire `IM[7:0] = 0xFF`; `UM = 1`; `IE = 1`). 
+      Par conséquent avant d'exécuter l'instruction `eret`, le noyau devra avoir écrit `0xFF13` 
+      dans `C0_SR` (c'est-à-dire `IM[7:0] = 0xFF`; `UM = 1`; `IE = 1` ; `EXL = 1`) 
+      et le noyau doit aussi mettre l’adresse de l'instruction utilisateur dans `C0_EPC`. 
+
+- Lors de l’activation du RESET :\\\\
+   a. `C0_SR` contient donc la valeur `0x0004` (`0b0000000000000100` donc `ERL = 1`) .
 
 
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-Le registre `c0_cause` contient trois champs. Les 4 bits du champ `XCODE[3:0]` définissent la cause de l'appel du noyau. Les 6 bits du champ `IRQ[5:0]` représentent l'état des lignes d'interruption externes au moment de l'appel su noyau. Les 2 bits `SWI[1:0]` représentent les requêtes d'interruption logicielle.
+Le registre `c0_cause` contient trois champs. Les 4 bits du champ `XCODE[3:0]` définissent la cause de l'appel du noyau. Les 6 bits du champ `IRQ[5:0]` représentent l'état des lignes d'interruption externes au moment de l'appel du noyau. Les 2 bits `SWI[1:0]` représentent les requêtes d'interruption logicielle.
 
 - La figure suivante montre le format du registre de cause CR :