L'objectif du projet COACH est de fournir un environnement complet de conception de
systmes digitaux multi-processeurs qui cible les circuits FPGA.
Cet environnement sera bas sur la plate-forme SocLib de prototypage virtuel.
Ces systmes digitaux sont en gnral intgrs dans un ou plusieurs circuits
et il y a principalement deux types d'applications:
des applications autonomes comme celles embarques dans des PDA, des composants
domotiques ou des rseaux de capteurs;
des cartes d'extension connectes  un PC pour du calcul haute performance
(HPC) ou du traitement de signal haute performance (HSSP). 

Le projet COACH fournira trois patrons architecturaux.
    - Le patron architectural neutre qui sera bas sur la bibliotque d'IP cores de
	  SocLib et sur l'infrastructure de communication VCI/OCP.
      VCI/OCP communication infrastructure.
    - Le patron architectural Altera qui sera bas sur la bibliotque d'IP cores d'Altera,
      le bus AVALON et le processeur NIOS.
    - Le patron architectural Xilinx qui sera bas sur la bibliotque d'IP cores de Xilinx,
      le bus PLB et le processeur Microblaze.

L'environnement de conception COACH sera conu pour tre utilisable pas un
concepteur systme. Pour cela il masquera aux utilisateurs les
caractristiques matrielles fines. De plus les descriptions des applications seront
toalement indpendante des patrons architecturaux ainsi que du circuit FPGA vis.

Pour atteindre ces objectifs ambitieux, le projet repose sur la
complmentarit et l'exprience des partenaires dans les domaines suivants:
  - systme d'exploitation et middleware de communication (Tima, Lip6),
  - architectures MPSoC (Tima, Lab-Sticc, Lip6),
  - architectures ASIP (Inria/Cairn),
  - synthse de haut niveau (Tima, Lab-Sticc, Lip6), et compilation (Ens-Lyon/Lip).

Le projet COACH ne demarre pas de rien mais s'appuie fortement sur la
plate-forme SocLib (DSX, bibliotque de composants), sur les systmes
d'exploitation (MUTEKH, DNA/OS).
Il tirera galement profit de plusieurs outils existants: les outils UGH et GAUT pour la
synthse de haut niveau, le projet ROMA pour les processeurs  instructions
spcifiques (ASIP), les outils SYNTOL et BEE pour les transformations et
l'analyse au niveau source, les bibliotques de composants d'Altera et Xilinx.
Enfin il utilisera les outils de synthse logique et physique d'Altera et de
Xilinx pour gnrer les bitstreams de configuration des FPGA.

Les deux plus grandes socits du domaine des FPGA prennent part 
ce projet. Xilinx est partenaire du projet et fournira des ressources humaines
et de la documentation. Altera supportera le projet en fournissant de la
documentation et des cartes de dveloppement.
Ces deux socits sont trs motives  aider ce projet pour gnrer des
bitstreams optimiss pour leurs circuits FPGA.
Le rle des partenaires industriels Bull, Thales, Navtel and Flexras est de
fournir des applications industrielles pour valuer les performances de
l'environnement COACH ainsi que mesurer les gains de productivit obtenus.

Conformment  la politique gnrale de la plate-forme SocLib, le projet COACH
sera sous licence libre, et disponible sur le serveur de la plate-forme SocLib.
Les patrons architecturaux et les logiciels seront distribus sous la licence
GPL, les modles en VHDL synthtisable des composants du patron architectural
neutre seront distribus aussi librement mais leur utilisation sera restreinte
 un usage non commercial. Pour une utilisation commerciale de ces composants,
les concepteurs de ces modles fourniront des licences commerciales soit directement
 l'utilisateur final soit  un tiers.

Finalement, le projet COACH est support par un grand nombre de PME comme le
que le montre les lettres de soutien qui ont t collectes.
- ADACSYS 
- MDS 
- INPIXAL 
- CAMKA System 
- ATEME 
- ALSIM
- SILICOMP-AQL
- ABOUND Logic 
- EADS-ASTRIUM
