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+L'objectif du projet COACH est de fournir un environnement complet de conception de
+systèmes digitaux multi-processeurs qui cible les circuits FPGA.
+Cet environnement sera basé sur la plate-forme SocLib de prototypage virtuel.
+Ces systèmes digitaux sont en général intégrés dans un ou plusieurs circuits
+et il y a principalement deux types d'applications:
+des applications autonomes comme celles embarquées dans des PDA, des composants
+domotiques ou des réseaux de capteurs;
+des cartes d'extension connectées à un PC pour du calcul haute performance
+(HPC) ou du traitement de signal haute performance (HSSP). 
+
+Le projet COACH fournira trois patrons architecturaux.
+    - Le patron architectural neutre qui sera basé sur la bibliotèque d'IP cores de
+	  SocLib et sur l'infrastructure de communication VCI/OCP.
+      VCI/OCP communication infrastructure.
+    - Le patron architectural Altera qui sera basé sur la bibliotèque d'IP cores d'Altera,
+      le bus AVALON et le processeur NIOS.
+    - Le patron architectural Xilinx qui sera basé sur la bibliotèque d'IP cores de Xilinx,
+      le bus PLB et le processeur Microblaze.
+
+L'environnement de conception COACH sera conçu pour être utilisable pas un
+concepteur système. Pour cela il masquera aux utilisateurs les
+caractéristiques matérielles fines. De plus les descriptions des applications seront
+toalement indépendante des patrons architecturaux ainsi que du circuit FPGA visé.
+
+Pour atteindre ces objectifs ambitieux, le projet repose sur la
+complémentarité et l'expérience des partenaires dans les domaines suivants:
+  - système d'exploitation et middleware de communication (Tima, Lip6),
+  - architectures MPSoC (Tima, Lab-Sticc, Lip6),
+  - architectures ASIP (Inria/Cairn),
+  - synthèse de haut niveau (Tima, Lab-Sticc, Lip6), et compilation (Ens-Lyon/Lip).
+
+Le projet COACH ne demarre pas de rien mais s'appuie fortement sur la
+plate-forme SocLib (DSX, bibliotèque de composants), sur les systèmes
+d'exploitation (MUTEKH, DNA/OS).
+Il tirera également profit de plusieurs outils existants: les outils UGH et GAUT pour la
+synthèse de haut niveau, le projet ROMA pour les processeurs à instructions
+spécifiques (ASIP), les outils SYNTOL et BEE pour les transformations et
+l'analyse au niveau source, les bibliotèques de composants d'Altera et Xilinx.
+Enfin il utilisera les outils de synthèse logique et physique d'Altera et de
+Xilinx pour générer les bitstreams de configuration des FPGA.
+
+Les deux plus grandes sociétés du domaine des FPGA prennent part à
+ce projet. Xilinx est partenaire du projet et fournira des ressources humaines
+et de la documentation. Altera supportera le projet en fournissant de la
+documentation et des cartes de développement.
+Ces deux sociétés sont très motivées à aider ce projet pour générer des
+bitstreams optimisés pour leurs circuits FPGA.
+Le rôle des partenaires industriels Bull, Thales, Navtel and Flexras est de
+fournir des applications industrielles pour évaluer les performances de
+l'environnement COACH ainsi que mesurer les gains de productivité obtenus.
+
+Conformément à la politique générale de la plate-forme SocLib, le projet COACH
+sera sous licence libre, et disponible sur le serveur de la plate-forme SocLib.
+Les patrons architecturaux et les logiciels seront distribués sous la licence
+GPL, les modèles en VHDL synthétisable des composants du patron architectural
+neutre seront distribués aussi librement mais leur utilisation sera restreinte
+à un usage non commercial. Pour une utilisation commerciale de ces composants,
+les concepteurs de ces modèles fourniront des licences commerciales soit directement
+à l'utilisateur final soit à un tiers.
+
+Finalement, le projet COACH est supporté par un grand nombre de PME comme le
+que le montre les lettres de soutien qui ont été collectées.
+- ADACSYS 
+- MDS 
+- INPIXAL 
+- CAMKA System 
+- ATEME 
+- ALSIM
+- SILICOMP-AQL
+- ABOUND Logic 
+- EADS-ASTRIUM