Index: /anr/wp.txt
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--- /anr/wp.txt	(revision 8)
+++ /anr/wp.txt	(revision 9)
@@ -11,15 +11,20 @@
    0+6  LIP6         Livrable: un document
 
-TASK-3  LAB-STIC+ALL Définition du language commun annoté.
+TASK-3  LAB-STIC+ALL Définition du language commun annoté (xfg: xlm flow graph)
    0+6  LIP          Livrable 1: V0 un document, une dtd
-   0+12 LIP          Livrable 1: FI un document, une dtd
+   0+12 LIP          Livrable 1: V1 un document, une dtd
+   0+18              Livrable 1: V2 expression du potentiel des boucles 
+
    0+12 LAB-STIC     Livrable 2: VO gcc2coach, coach2c
-   0+18 LAB-STIC     Livrable 2: FI gcc2coach, coach2c
-   0+18 LIP6         Livrable 3: coach2systemc
-   0+18 TIMA         Livrable 4: coach2vhdl
+   0+18 LAB-STIC                 FI gcc2coach, coach2c
+   0+18 LIP6         Livrable 3: VO coach2systemc
+   0+24 LIP6                     FI coach2systemc
+	LAB-STIC : Livrable 4: V0  0+18 coach2vhdl
+                 V1 : 0+24
+                 FI : 0+32
 
 TASK-4  LAB-STIC+ALL Définition et description des cellules de base et de leur caractéristques.
    0+6  LAB-STIC     Livrable 1: un document
-   0+12 LAB-STIC     Livrable 2: ?????
+   0+12 LAB-STIC     Livrable 2: outil de caractéristion automatique 
 
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@@ -29,9 +34,12 @@
    0+12 LIP6         Livrable 1: OS pour Embedded System
    0+30 LIP6         Livrable 2: OS pour HPC (driver PCI/X) et reconfiguration dynamique
+
 TASK-2  TIMA         DNA Operating sytem
    0+12 TIMA         Livrable 1: OS pour Embedded System
    0+30 TIMA         Livrable 2: OS pour HPC (driver PCI/X) et reconfiguration dynamique
-TASK-3  LIP6+ALL     Definition de l'entrée de CSG (Coach System Generator): la syntaxe
-                     d'entrée TCG, architecture, les primitives de communication entre tache
+
+TASK-3  LIP6+ALL     Definition de l'entrée de CSG (Coach System Generator):
+					 la syntaxe d'entrée TCG, architecture,
+					les primitives de communication entre taches
                      (variable globale, canaux, tampon ping-pong). 
    0+6  LIP6         Livrable 1: document
@@ -39,6 +47,31 @@
    0+30 TIMA+LIP6    Livrable 3: CSG avec reconfiguration +++++ Ajouter CDP-2-3
 
-TASK-4 LIP6          Composants matériels de l'architecture SOCLIB
-   0+18 LIP6         Livrable 1: VHDL synthetisable des composants MWMR, IRQ.
+TASK-4 LIP6          Composants matériels de l'architecture SOCLIB + composants génériques
+   0+18 LIP6         Livrable 1: VHDL synthetisable des composants VCI : MWMR, IRQ.
+wrapper
+   0+18 IRISA?       Livrable 2: wrapper SystemC VCI/AVALON
+   0+18 IRISA?       Livrable 3: wrapper VHDL synthé VCI/AVALON
+   0+18 TIMA?        Livrable 4: wrapper SystemC VCI/PLB
+   0+18 TIMA?        Livrable 5: wrapper VHDL synthé VCI/PLB
+  
+   0+18 CITI         Livrable 6: VHDL synthetisable d'un composant VCI MWMR++ (DMA intelligent)
+   0+18 CITI         Livrable 7: modèle SystemC d'un composant MWMR++ VCI(DMA intelligent)
+   0+18 LAB-STICC    Livrable 8: VHDL synthetisable d'un composant spatio-temporel
+
+
+sans wrapper
+   0+18 TIMA         Livrable 2: VHDL synthetisable des composants PLB :MWMR, IRQ.
+   0+18 TIMA		 Livrable 3: modèle SystemC des composants PLB :MWMR, IRQ.
+   0+18 IRISA?       Livrable 4: VHDL synthetisable des composants AVALON : MWMR, IRQ.
+   0+18 IRISA?       Livrable 5: modèle SystemC des composants AVALON :MWMR, IRQ.
+
+   0+18 CITI         Livrable 6: VHDL synthetisable d'un composant VCI MWMR++ (DMA intelligent)
+   0+18 CITI         Livrable 6: VHDL synthetisable d'un composant PLB MWMR++ (DMA intelligent)
+   0+18 CITI         Livrable 6: VHDL synthetisable d'un composant AVALON MWMR++ (DMA intelligent)
+   0+18 CITI         Livrable 6: modèle SystemC d'un composant MWMR++ VCI(DMA intelligent)
+   0+18 CITI         Livrable 6: modèle SystemC d'un composant MWMR++ PLB (DMA intelligent)
+   0+18 CITI         Livrable 6: modèle SystemC d'un composant MWMR++ AVALON(DMA intelligent)
+
+   0+18 LAB-STICC    Livrable 7: VHDL synthetisable d'un composant spatio-temporel
 
 TASK-5  TIMA         Composants matériels de l'architecture Xilinx
@@ -53,16 +86,40 @@
 Work package 3 : Outils de synthese front-end (polyedrique et ASIP)
 
-TASK-1 IRISA  Un compilateur reciblable pour MIPS etendu (software)
-TASK-2 IRISA  Definition d'un modele simplifie de micro-architecture MIPS extensible (sofware)
-TASK-3 IRISA  Définition d'un modele complexe de micro-architecture MIPS extensible  (rapport/software ?)
-TASK-4 IRISA  Définition d'un modele complexe de micro-architecture MIPS extensible (exploratoire, rapport)
+TASK-1 IRISA  Extraction de motifs et regénération au format COACH annoté
+	0+18      		Livrable 1: V0 Intégration manuelle des motifs
+    0+24						FI Intégration automatique des motifs (architecture-dépendant)
+
+TASK-2 IRISA  Définition d'un modele simplifie de micro-architecture capable d'éxecuter des motifs issues de la tâche 1
+	0+12		Livrable 1: Modèle SystemC du MIPS extensible
+	0+18		Livrable 1: Modèle VHDL du MIPS extensible
+
+	0+12		Livrable 2: Modèle SystemC du NIOS extensible
+	0+18		Livrable 2: Modèle VHDL NIOS extensible
+	
+	0+12		Livrable 3: Modèle SystemC du µblaze extensible ??
+	0+18		Livrable 3: Modèle µBlaze extensible ???
+	
+	
+TASK-3 IRISA  Définition d'un modele complexe de micro-architecture
+	0+24		Livrable 1: Modèle SystemC du MIPS extensible
+	0+24		Livrable 1: Modèle VHDL du MIPS extensible
+    0+36        Livrable 2: Rapport d'evaluation
+
+
+TASK-4 LIP-ALL   Exploitation des boucles Polyedriques
+    0+12     Outil d'ordonnancement
+    0+18     Outil d'exploration des transformations
+    0+24     generation du code xfg etendu V1
+    0+30     gestion de la memoire et contraction des tableaux
+    0+34     generation du code xfg etendu V2
 
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 Work package 4 : Outils de synthese back-end (UGH, GAUT)
 
-TASK-1  LIP6/TIMA    Adaptation de UGH a COACH (lire du xcoach ecrire du xcoach annote)
-   0+18 TIMA         Livrable 1: executable
-
-TASK-2  LIP6/TIMA    Amélioration de UGH.
+TASK-1  LIP6/TIMA    Adaptation de UGH a COACH 
+   0+18 TIMA         Livrable 1: executable(lire du xcoach)
+   0+18 TIMA         Livrable 2: executable(ecrire du xcoach annote)
+
+TASK-2  LIP6/TIMA   évolution de UGH.
    0+18 LIP6         Livrable 1: executable UGH qui tient compte des primitives d'IO definies
                                  dans le WP2-T3
@@ -70,5 +127,14 @@
                                  des variables sur les registres soient explicites.
 
-TASK-3  LIP6         Calibrage de la fréquence des coprocesseurs
+TASK-3  LAB-STICC    Adaptation de GAUT a COACH
+   0+18				Livrable 1: executable(lire du xcoach)
+   0+18				Livrable 2: executable(ecrire du xcoach annote)
+
+TASK-4  LAB-STICC   évolution de GAUT
+   0+18             Livrable 1: prise en compte du modèle CDFG 
+   0+??             Livrable 2: génération d'architecture multi-clock.
+   0+??             Livrable 3: synthése hierachique 
+
+TTASK-5  LIP6        Calibrage de la fréquence des coprocesseurs
    0+6  LIP6         Livrable 1: document
    0+12 LIP6         Livrable 2: VHDL synthetisable de la FSM calibrable dynamiquement
@@ -87,4 +153,5 @@
                        d'estimer l'efficacite.
 
+(TASK inutile si bridge)
 TASK-3  ????         HW pour l'architecture SOCLIB
    0+?? ????         Livrable: VHDL synthetisable d'un pont VCI/Avalon
@@ -133,5 +200,5 @@
 LIP6         *5) Génération du xml-coach annoté (WP4-T1)
 
-            CONFIGURATION DYNAMIQUE PARTIELLE:
+            RECONFIGURATION DYNAMIQUE PARTIELLE:
 LIP6+TIMA    *1) Introduction de la notion de conteneur : définition, (WP2-T3)
                  structuration, fusion, ...