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Dec 3, 2009, 5:09:31 PM (15 years ago)
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coach
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WP après la réunion du 3 dec 2009

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    r8 r9  
    1111   0+6  LIP6         Livrable: un document
    1212
    13 TASK-3  LAB-STIC+ALL Définition du language commun annoté.
     13TASK-3  LAB-STIC+ALL Définition du language commun annoté (xfg: xlm flow graph)
    1414   0+6  LIP          Livrable 1: V0 un document, une dtd
    15    0+12 LIP          Livrable 1: FI un document, une dtd
     15   0+12 LIP          Livrable 1: V1 un document, une dtd
     16   0+18              Livrable 1: V2 expression du potentiel des boucles
     17
    1618   0+12 LAB-STIC     Livrable 2: VO gcc2coach, coach2c
    17    0+18 LAB-STIC     Livrable 2: FI gcc2coach, coach2c
    18    0+18 LIP6         Livrable 3: coach2systemc
    19    0+18 TIMA         Livrable 4: coach2vhdl
     19   0+18 LAB-STIC                 FI gcc2coach, coach2c
     20   0+18 LIP6         Livrable 3: VO coach2systemc
     21   0+24 LIP6                     FI coach2systemc
     22        LAB-STIC : Livrable 4: V0  0+18 coach2vhdl
     23                 V1 : 0+24
     24                 FI : 0+32
    2025
    2126TASK-4  LAB-STIC+ALL Définition et description des cellules de base et de leur caractéristques.
    2227   0+6  LAB-STIC     Livrable 1: un document
    23    0+12 LAB-STIC     Livrable 2: ?????
     28   0+12 LAB-STIC     Livrable 2: outil de caractéristion automatique
    2429
    2530**************************************************************************************************************
    … …  
    2934   0+12 LIP6         Livrable 1: OS pour Embedded System
    3035   0+30 LIP6         Livrable 2: OS pour HPC (driver PCI/X) et reconfiguration dynamique
     36
    3137TASK-2  TIMA         DNA Operating sytem
    3238   0+12 TIMA         Livrable 1: OS pour Embedded System
    3339   0+30 TIMA         Livrable 2: OS pour HPC (driver PCI/X) et reconfiguration dynamique
    34 TASK-3  LIP6+ALL     Definition de l'entrée de CSG (Coach System Generator): la syntaxe
    35                      d'entrée TCG, architecture, les primitives de communication entre tache
     40
     41TASK-3  LIP6+ALL     Definition de l'entrée de CSG (Coach System Generator):
     42                                         la syntaxe d'entrée TCG, architecture,
     43                                        les primitives de communication entre taches
    3644                     (variable globale, canaux, tampon ping-pong).
    3745   0+6  LIP6         Livrable 1: document
    … …  
    3947   0+30 TIMA+LIP6    Livrable 3: CSG avec reconfiguration +++++ Ajouter CDP-2-3
    4048
    41 TASK-4 LIP6          Composants matériels de l'architecture SOCLIB
    42    0+18 LIP6         Livrable 1: VHDL synthetisable des composants MWMR, IRQ.
     49TASK-4 LIP6          Composants matériels de l'architecture SOCLIB + composants génériques
     50   0+18 LIP6         Livrable 1: VHDL synthetisable des composants VCI : MWMR, IRQ.
     51wrapper
     52   0+18 IRISA?       Livrable 2: wrapper SystemC VCI/AVALON
     53   0+18 IRISA?       Livrable 3: wrapper VHDL synthé VCI/AVALON
     54   0+18 TIMA?        Livrable 4: wrapper SystemC VCI/PLB
     55   0+18 TIMA?        Livrable 5: wrapper VHDL synthé VCI/PLB
     56 
     57   0+18 CITI         Livrable 6: VHDL synthetisable d'un composant VCI MWMR++ (DMA intelligent)
     58   0+18 CITI         Livrable 7: modèle SystemC d'un composant MWMR++ VCI(DMA intelligent)
     59   0+18 LAB-STICC    Livrable 8: VHDL synthetisable d'un composant spatio-temporel
     60
     61
     62sans wrapper
     63   0+18 TIMA         Livrable 2: VHDL synthetisable des composants PLB :MWMR, IRQ.
     64   0+18 TIMA             Livrable 3: modèle SystemC des composants PLB :MWMR, IRQ.
     65   0+18 IRISA?       Livrable 4: VHDL synthetisable des composants AVALON : MWMR, IRQ.
     66   0+18 IRISA?       Livrable 5: modèle SystemC des composants AVALON :MWMR, IRQ.
     67
     68   0+18 CITI         Livrable 6: VHDL synthetisable d'un composant VCI MWMR++ (DMA intelligent)
     69   0+18 CITI         Livrable 6: VHDL synthetisable d'un composant PLB MWMR++ (DMA intelligent)
     70   0+18 CITI         Livrable 6: VHDL synthetisable d'un composant AVALON MWMR++ (DMA intelligent)
     71   0+18 CITI         Livrable 6: modèle SystemC d'un composant MWMR++ VCI(DMA intelligent)
     72   0+18 CITI         Livrable 6: modèle SystemC d'un composant MWMR++ PLB (DMA intelligent)
     73   0+18 CITI         Livrable 6: modèle SystemC d'un composant MWMR++ AVALON(DMA intelligent)
     74
     75   0+18 LAB-STICC    Livrable 7: VHDL synthetisable d'un composant spatio-temporel
    4376
    4477TASK-5  TIMA         Composants matériels de l'architecture Xilinx
    … …  
    5386Work package 3 : Outils de synthese front-end (polyedrique et ASIP)
    5487
    55 TASK-1 IRISA  Un compilateur reciblable pour MIPS etendu (software)
    56 TASK-2 IRISA  Definition d'un modele simplifie de micro-architecture MIPS extensible (sofware)
    57 TASK-3 IRISA  Définition d'un modele complexe de micro-architecture MIPS extensible  (rapport/software ?)
    58 TASK-4 IRISA  Définition d'un modele complexe de micro-architecture MIPS extensible (exploratoire, rapport)
     88TASK-1 IRISA  Extraction de motifs et regénération au format COACH annoté
     89        0+18                    Livrable 1: V0 Intégration manuelle des motifs
     90    0+24                                                FI Intégration automatique des motifs (architecture-dépendant)
     91
     92TASK-2 IRISA  Définition d'un modele simplifie de micro-architecture capable d'éxecuter des motifs issues de la tâche 1
     93        0+12            Livrable 1: Modèle SystemC du MIPS extensible
     94        0+18            Livrable 1: Modèle VHDL du MIPS extensible
     95
     96        0+12            Livrable 2: Modèle SystemC du NIOS extensible
     97        0+18            Livrable 2: Modèle VHDL NIOS extensible
     98       
     99        0+12            Livrable 3: Modèle SystemC du µblaze extensible ??
     100        0+18            Livrable 3: Modèle µBlaze extensible ???
     101       
     102       
     103TASK-3 IRISA  Définition d'un modele complexe de micro-architecture
     104        0+24            Livrable 1: Modèle SystemC du MIPS extensible
     105        0+24            Livrable 1: Modèle VHDL du MIPS extensible
     106    0+36        Livrable 2: Rapport d'evaluation
     107
     108
     109TASK-4 LIP-ALL   Exploitation des boucles Polyedriques
     110    0+12     Outil d'ordonnancement
     111    0+18     Outil d'exploration des transformations
     112    0+24     generation du code xfg etendu V1
     113    0+30     gestion de la memoire et contraction des tableaux
     114    0+34     generation du code xfg etendu V2
    59115
    60116**************************************************************************************************************
    61117Work package 4 : Outils de synthese back-end (UGH, GAUT)
    62118
    63 TASK-1  LIP6/TIMA    Adaptation de UGH a COACH (lire du xcoach ecrire du xcoach annote)
    64    0+18 TIMA         Livrable 1: executable
    65 
    66 TASK-2  LIP6/TIMA    Amélioration de UGH.
     119TASK-1  LIP6/TIMA    Adaptation de UGH a COACH
     120   0+18 TIMA         Livrable 1: executable(lire du xcoach)
     121   0+18 TIMA         Livrable 2: executable(ecrire du xcoach annote)
     122
     123TASK-2  LIP6/TIMA   évolution de UGH.
    67124   0+18 LIP6         Livrable 1: executable UGH qui tient compte des primitives d'IO definies
    68125                                 dans le WP2-T3
    … …  
    70127                                 des variables sur les registres soient explicites.
    71128
    72 TASK-3  LIP6         Calibrage de la fréquence des coprocesseurs
     129TASK-3  LAB-STICC    Adaptation de GAUT a COACH
     130   0+18                         Livrable 1: executable(lire du xcoach)
     131   0+18                         Livrable 2: executable(ecrire du xcoach annote)
     132
     133TASK-4  LAB-STICC   évolution de GAUT
     134   0+18             Livrable 1: prise en compte du modèle CDFG
     135   0+??             Livrable 2: génération d'architecture multi-clock.
     136   0+??             Livrable 3: synthése hierachique
     137
     138TTASK-5  LIP6        Calibrage de la fréquence des coprocesseurs
    73139   0+6  LIP6         Livrable 1: document
    74140   0+12 LIP6         Livrable 2: VHDL synthetisable de la FSM calibrable dynamiquement
    … …  
    87153                       d'estimer l'efficacite.
    88154
     155(TASK inutile si bridge)
    89156TASK-3  ????         HW pour l'architecture SOCLIB
    90157   0+?? ????         Livrable: VHDL synthetisable d'un pont VCI/Avalon
    … …  
    133200LIP6         *5) Génération du xml-coach annoté (WP4-T1)
    134201
    135             CONFIGURATION DYNAMIQUE PARTIELLE:
     202            RECONFIGURATION DYNAMIQUE PARTIELLE:
    136203LIP6+TIMA    *1) Introduction de la notion de conteneur : définition, (WP2-T3)
    137204                 structuration, fusion, ...
Note: See TracChangeset for help on using the changeset viewer.