source: trunk/IPs/systemC/processor/Morpheo/Behavioural/Core/Multi_OOO_Engine/OOO_Engine/Commit_unit/src/Commit_unit_genMealy_retire.cpp @ 110

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1) OOO_egine : add stat to depiste low perf source
2) Commit : add stat
3) LSU_Pointer : retire - always ack (else combinatory loop). insert - max nb_inst_memory
4) TopLevel? : add debug_idle_time to stop combinatory loop.
5) Issue_queue : add reexecute_queue, new implementation (routage after issue_queue)
6) Decod / Predictor : add "can_continue"
  • Property svn:keywords set to Id
File size: 8.0 KB
Line 
1#ifdef SYSTEMC
2/*
3 * $Id: Commit_unit_genMealy_retire.cpp 110 2009-02-19 16:31:47Z rosiere $
4 *
5 * [ Description ]
6 *
7 */
8
9#include "Behavioural/Core/Multi_OOO_Engine/OOO_Engine/Commit_unit/include/Commit_unit.h"
10
11namespace morpheo                    {
12namespace behavioural {
13namespace core {
14namespace multi_ooo_engine {
15namespace ooo_engine {
16namespace commit_unit {
17
18
19#undef  FUNCTION
20#define FUNCTION "Commit_unit::genMealy_retire"
21  void Commit_unit::genMealy_retire (void)
22  {
23    log_begin(Commit_unit,FUNCTION);
24    log_function(Commit_unit,FUNCTION,_name.c_str());
25
26    Tcontrol_t retire_val          [_param->_nb_rename_unit][_param->_max_nb_inst_retire];
27    uint32_t   num_inst_retire     [_param->_nb_rename_unit];
28    bool       can_retire          [_param->_nb_rename_unit];
29
30    Tcontrol_t spr_write_val       [_param->_nb_front_end][_param->_max_nb_context];
31    Tcontrol_t spr_write_sr_f_val  [_param->_nb_front_end][_param->_max_nb_context];
32    Tcontrol_t spr_write_sr_f      [_param->_nb_front_end][_param->_max_nb_context];
33    Tcontrol_t spr_write_sr_cy_val [_param->_nb_front_end][_param->_max_nb_context];
34    Tcontrol_t spr_write_sr_cy     [_param->_nb_front_end][_param->_max_nb_context];
35    Tcontrol_t spr_write_sr_ov_val [_param->_nb_front_end][_param->_max_nb_context];
36    Tcontrol_t spr_write_sr_ov     [_param->_nb_front_end][_param->_max_nb_context];
37
38    // Initialisation
39    for (uint32_t i=0; i<_param->_nb_bank; i++)
40      internal_BANK_RETIRE_VAL  [i] = false;
41
42    for (uint32_t i=0; i<_param->_nb_rename_unit; i++)
43      {
44        num_inst_retire [i] = 0;
45        can_retire      [i] = true ;
46        for (uint32_t j=0; j<_param->_nb_inst_retire[i]; j++)
47          retire_val [i][j] = false;
48      }
49    for (uint32_t i=0; i<_param->_nb_front_end; ++i)
50      for (uint32_t j=0; j<_param->_nb_context[i]; ++j)
51        {
52          spr_write_val [i][j] = 0;
53          spr_write_sr_f_val  [i][j] = 0;
54          spr_write_sr_cy_val [i][j] = 0;
55          spr_write_sr_ov_val [i][j] = 0;
56
57        }
58    // Scan Top of each bank
59    internal_BANK_RETIRE_HEAD = reg_NUM_BANK_HEAD;
60    for (uint32_t i=0; i<_param->_nb_bank; i++)
61      {
62        uint32_t num_bank = (internal_BANK_RETIRE_HEAD+i)%_param->_nb_bank;
63
64        if (not _rob[num_bank].empty())
65          {
66            // Scan all instruction in windows and test if instruction is speculative
67            entry_t  * entry = _rob [num_bank].front();
68            uint32_t   x     = entry->rename_unit_id;
69            uint32_t   y     = num_inst_retire [x];
70       
71            // test if :
72            //  * can retire (all previous instruction is retired)
73            //  * all structure is ok (not busy)
74            if (can_retire [x] and // in-order
75                (y < _param->_nb_inst_retire [x]) and
76                PORT_READ(in_RETIRE_ACK [x][y])) // not busy
77              {
78                rob_state_t state = entry->state;
79               
80                if ((state == ROB_END_OK         ) or
81                    (state == ROB_END_KO         ) or
82                    (state == ROB_END_BRANCH_MISS) or
83                    (state == ROB_END_LOAD_MISS  ) or
84                    (state == ROB_END_MISS       )//  or
85//                  (state == ROB_END_EXCEPTION)
86                    )
87                  {
88                    Tcontext_t         front_end_id   = entry->front_end_id;
89                    Tcontext_t         context_id     = entry->context_id; 
90                    Tcontrol_t         write_re       = entry->write_re;
91                    Tspecial_address_t num_reg_re_log = entry->num_reg_re_log;
92
93                    // if state is ok, when write flags in the SR regsiters
94                    bool spr_write_ack = true;
95
96                    // Write in SR the good flag
97                    if ((state == ROB_END_OK  ) and write_re)
98                      // ROB_END_BRANCH_MISS is a valid branch instruction but don't modify RE
99                      {
100                        spr_write_ack = PORT_READ(in_SPR_WRITE_ACK [front_end_id][context_id]);
101
102                        // retire_ack is set !!!
103                        spr_write_val       [front_end_id][context_id] = 1;
104
105                        Tspecial_data_t flags = entry->flags;
106
107                        switch (num_reg_re_log)
108                          {
109                          case SPR_LOGIC_SR_F     : 
110                            {
111                              spr_write_sr_f_val  [front_end_id][context_id] = 1;
112                              spr_write_sr_f      [front_end_id][context_id] = (flags & FLAG_F )!=0;
113
114                              break;
115                            }
116                          case SPR_LOGIC_SR_CY_OV :
117                            {
118                              spr_write_sr_cy_val [front_end_id][context_id] = 1;
119                              spr_write_sr_ov_val [front_end_id][context_id] = 1;       
120                              spr_write_sr_cy     [front_end_id][context_id] = (flags & FLAG_CY)!=0;
121                              spr_write_sr_ov     [front_end_id][context_id] = (flags & FLAG_OV)!=0;
122                       
123                              break;
124                            }
125                          default : 
126                            {
127#ifdef DEBUG_TEST
128                              throw ERRORMORPHEO(FUNCTION,_("Invalid num_reg_re_log.\n"));
129#endif
130                            }
131                          }
132                      }
133
134                    // find an instruction can be retire, and in order
135
136                    if (spr_write_ack)
137                      {
138                        retire_val [x][y] = 1;
139                        num_inst_retire [x] ++;
140                        internal_BANK_RETIRE_VAL [num_bank] = true;
141                      }
142
143                    internal_BANK_RETIRE_NUM_RENAME_UNIT [num_bank] = x;
144                    internal_BANK_RETIRE_NUM_INST        [num_bank] = y;
145
146                    if (_param->_have_port_front_end_id)
147                    PORT_WRITE(out_RETIRE_FRONT_END_ID          [x][y], front_end_id                );
148                    if (_param->_have_port_context_id)
149                    PORT_WRITE(out_RETIRE_CONTEXT_ID            [x][y], context_id                  );
150//                  PORT_WRITE(out_RETIRE_RENAME_UNIT_ID        [x][y], entry->rename_unit_id       );
151                    PORT_WRITE(out_RETIRE_USE_STORE_QUEUE       [x][y], entry->use_store_queue      );
152                    PORT_WRITE(out_RETIRE_USE_LOAD_QUEUE        [x][y], entry->use_load_queue       );
153                    PORT_WRITE(out_RETIRE_STORE_QUEUE_PTR_WRITE [x][y], entry->store_queue_ptr_write);
154                    if (_param->_have_port_load_queue_ptr)
155                    PORT_WRITE(out_RETIRE_LOAD_QUEUE_PTR_WRITE  [x][y], entry->load_queue_ptr_write );
156                    PORT_WRITE(out_RETIRE_READ_RA               [x][y], entry->read_ra              );
157                    PORT_WRITE(out_RETIRE_NUM_REG_RA_PHY        [x][y], entry->num_reg_ra_phy       );
158                    PORT_WRITE(out_RETIRE_READ_RB               [x][y], entry->read_rb              );
159                    PORT_WRITE(out_RETIRE_NUM_REG_RB_PHY        [x][y], entry->num_reg_rb_phy       );
160                    PORT_WRITE(out_RETIRE_READ_RC               [x][y], entry->read_rc              );
161                    PORT_WRITE(out_RETIRE_NUM_REG_RC_PHY        [x][y], entry->num_reg_rc_phy       );
162                    PORT_WRITE(out_RETIRE_WRITE_RD              [x][y], entry->write_rd             );
163                    PORT_WRITE(out_RETIRE_NUM_REG_RD_LOG        [x][y], entry->num_reg_rd_log       );
164                    PORT_WRITE(out_RETIRE_NUM_REG_RD_PHY_OLD    [x][y], entry->num_reg_rd_phy_old   );
165                    PORT_WRITE(out_RETIRE_NUM_REG_RD_PHY_NEW    [x][y], entry->num_reg_rd_phy_new   );
166                    PORT_WRITE(out_RETIRE_WRITE_RE              [x][y], write_re                    );
167                    PORT_WRITE(out_RETIRE_NUM_REG_RE_LOG        [x][y], num_reg_re_log              );
168                    PORT_WRITE(out_RETIRE_NUM_REG_RE_PHY_OLD    [x][y], entry->num_reg_re_phy_old   );
169                    PORT_WRITE(out_RETIRE_NUM_REG_RE_PHY_NEW    [x][y], entry->num_reg_re_phy_new   );
170
171                    // Event -> rob must be manage this event
172                    if ((state == ROB_END_BRANCH_MISS) or
173                        (state == ROB_END_LOAD_MISS))
174                      can_retire [x] = false;
175                  }
176              }
177
178            // Retire "in-order"
179            can_retire [x] &= retire_val [x][y];
180          }
181      }
182   
183    for (uint32_t i=0; i<_param->_nb_rename_unit; i++)
184      for (uint32_t j=0; j<_param->_nb_inst_retire[i]; j++)
185        PORT_WRITE(out_RETIRE_VAL [i][j],retire_val [i][j]);
186
187    for (uint32_t i=0; i<_param->_nb_front_end; ++i)
188      for (uint32_t j=0; j<_param->_nb_context[i]; ++j)
189        {
190          PORT_WRITE(out_SPR_WRITE_VAL       [i][j], spr_write_val       [i][j]);
191          PORT_WRITE(out_SPR_WRITE_SR_F_VAL  [i][j], spr_write_sr_f_val  [i][j]);
192          PORT_WRITE(out_SPR_WRITE_SR_F      [i][j], spr_write_sr_f      [i][j]);
193          PORT_WRITE(out_SPR_WRITE_SR_CY_VAL [i][j], spr_write_sr_cy_val [i][j]);
194          PORT_WRITE(out_SPR_WRITE_SR_CY     [i][j], spr_write_sr_cy     [i][j]);
195          PORT_WRITE(out_SPR_WRITE_SR_OV_VAL [i][j], spr_write_sr_ov_val [i][j]);
196          PORT_WRITE(out_SPR_WRITE_SR_OV     [i][j], spr_write_sr_ov     [i][j]);
197        }
198
199    log_end(Commit_unit,FUNCTION);
200  };
201
202}; // end namespace commit_unit
203}; // end namespace ooo_engine
204}; // end namespace multi_ooo_engine
205}; // end namespace core
206}; // end namespace behavioural
207}; // end namespace morpheo             
208#endif
Note: See TracBrowser for help on using the repository browser.