| 1 | \section{Experimentations}\label{experimentations} |
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| 2 | Le SMT est une solution Bas coût d'obtenir une SMT. Elle à aussi l'avantage de tirer profit des systèmes Single Thread. Car Comme les ressources sont intégralement partagé, s'il n'y a qu'un seul thread à éxecuter, il pourra utiliser l'intégralité des ressources du processeur. Avoir plusieurs thread éxecutable en parralléle permet de mieux exploiter les ressources du processeur. |
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| 4 | Malheuresement cette solution à deux problèmes importants. Le premier est que comme les threads sont en compétition pour obtenir les ressources, la rapidité d'execution d'un thread dépend des autres thread en compétition. Par exemple si tous les threads font des accès mémoires fréquents, l'unité mémoire va rapidement saturée. Le deuxième problème étant la polution des ressources partagées. Les meilleurs exemples sont les caches et la BTB (Branch Target Buffer). Suivant les activités des autres threads, des lignes de caches peuvent être désalloué à un thread en faveur à un autre même s'il elle lui était utile. De plus les actions comme le prefetch ou la prediciton de branchement risque de privé des threads de lignes utiles contre une hypothétique ligne utile pour le thread bénéficiaire. |
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| 6 | Pour ces raisons, nous allons faire varier le degré de partage des ressources. Des travaux équivalent ont été réalisé. Dans \cite{2004_dolbeau}, ils étudient l'influence du partage des des unités à latence longue (multiplication, division ...), du prédicteur de branchement, ainsi que des caches Instructions et Données. Pour ce faire, ils ont implémentés l'architecture {\bf CASH} (CMP And SMP Hybrid) qui consiste en 4 cores. Dans un autre article, \cite{2004_kumar}, il y a une étude en terme de performance d'éxecution mais également en terme de surface du partage des unités flottantes, des ports du crossbar reliant les Caches à la mémoire et des caches instructions et données. Ici l'équipe de Tullsen à valider leur hypothèses sur un système à 8 cores. Le partage des ressources ce fait entre deux cores voisins. |
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| 8 | Notre approche consiste à tester l'incidence du partage des caches, des Unités d'éxecutions et du Front End et Back end (Que les threads se partage tous les ressources qui ne sont pas les unités d'excutions). |
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| 10 | Nous démominons les partage comme suit : |
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| 11 | \begin{description} |
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| 12 | \item[Cluster :] Les clusters ce partage les caches de niveaux 2 et les unités d'executions. |
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| 13 | \item[Unité de lancement :] Les unités d'éxecutions ce partage les ports des caches de niveaux 1 et les unités d'éxecutions. |
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| 14 | \item[Contexte :] Les contextes ce partages l'accès au décodeur, au icache et au prédicteur de branchement. |
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| 15 | \end{description} |
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| 17 | L'expérimentation ce fait avec le générateur de processeur MORPHEO (acronyme de ``Multi ORganisation for a Processor HEterogeneous and Open''). Une vue d'ensemble de l'architecture résultante peut être vue dans la figure \ref{MORPHEO_overview}. |
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| 19 | \printgraph{MORPHEO_overview}{0.45}{MORPHEO - Vue d'ensemble} |
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| 21 | Notre allons analyser l'incidence du partage des ressources au niveau Cluster, UL et Contexte dans un système à 4 Threads, pouvant lancer à chaque cycle 8 instructions. Trois tableaux rémusent les caractérisques communes de chaque instance ainsi que les paramètres spécifiques pour les configurations avec 1,2 et 4 cores (nous définisions un core une UL ou un cluster). Le troisème résument le systèmes mémoires |
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| 23 | \begin{center} |
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| 24 | \begin{tabular}{|l|c|} |
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| 25 | \hline |
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| 26 | \multicolumn{2}{|c|}{Caractéristiques communes} \\ |
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| 27 | \hline |
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| 28 | Unité d'éxecutions & 8 \\ |
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| 29 | Profondeur des Stations de Réservations & 4 \\ |
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| 30 | Nombre de branchements spéculés & 8 \\ |
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| 31 | Return Address Stack & 16 \\ |
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| 32 | Réseau de bypass & Complet \\ |
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| 33 | Nombre de port de lecture & 12 \\ |
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| 34 | Nombre de port d'écriture & 8 \\ |
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| 35 | \hline |
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| 36 | \end{tabular} |
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| 37 | \end{center} |
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| 39 | \begin{center} |
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| 40 | \begin{tabular}{|l|ccc|} |
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| 41 | \hline |
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| 42 | \multicolumn{4}{|c|}{Caractéristiques spécifiques} \\ |
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| 43 | \hline |
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| 44 | & 1 core & 2 cores & 4 cores \\ |
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| 45 | \hline |
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| 46 | Largeur du pipeline & 8 & 4 & 2 \\ |
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| 47 | Taille - Ifetch\_queue & 8 & 4 & 2 \\ |
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| 48 | Taille - Issue queue & 32 & 16 & 8 \\ |
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| 49 | Taille - Re Order Buffer & 128 & 64 & 32 \\ |
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| 50 | Taille - autres & 16 & 8 & 4 \\ |
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| 51 | Largeur des fenêtres & 16 & 8 & 4 \\ |
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| 52 | Branch Target Buffer & 256 & 128 & 64 \\ |
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| 53 | Méta prédicteur & 16k & 8k & 4k \\ |
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| 54 | Banc de Registres & 256 & 128 & 64 \\ |
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| 55 | \hline |
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| 56 | \end{tabular} |
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| 57 | \end{center} |
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| 59 | \begin{center} |
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| 60 | \begin{tabular}{|l|cc|} |
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| 61 | \hline |
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| 62 | \multicolumn{3}{|c|}{Caractéristiques du système mémoire}\\ |
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| 63 | \hline |
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| 64 | & L1 & L2 \\ |
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| 65 | & I/D séparé & unifié \\ |
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| 66 | \hline |
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| 67 | Taille & 8 ko & 2 Mo \\ |
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| 68 | Nombre de lignes & 128* & 16k \\ |
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| 69 | Nombre de mots/ligne & 16 & 32 \\ |
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| 70 | Associativité & 4 voies & 4 voies \\ |
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| 71 | Latence - Hit & 2 cycles & 6 cycles \\ |
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| 72 | Pénalités - Miss & 4 cycles & 100 cycles \\ |
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| 74 | \end{tabular} |
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| 75 | \end{center} |
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| 77 | (Le nombre de lignes du premier niveau de cache est divisé par le nombre de cluster). |
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| 79 | Nous allons maintenant voir la méthodologie de test. |
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