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+\section{Introduction}
+
+\frame
+    {
+      \frametitle{Introduction}
+
+      Chip MultiProcessors (CMP) et le Simultaneous Multi-Threading (SMT) sont 2 approches opposée qui résolves le même problème : éxècuter sur un même chip plusieurs threads.
+
+      \begin{description}
+      \item[CMP :] Chaque thread dispose de l'ensemble des ressources d'un core\\(Hydra, Piranha, Opteron)
+      \item[SMT :] Chaque thread partage les ressources d'un core avec toutes les autres\\(MARS-M, 21464, Pentium4 HyperThreading)
+      \item[CMP de SMT : ] il s'agit de plusieurs core de processeurs où chaque core est multi-threadé\\(Niagara, Power5, Montecito)
+      \end{description}
+    }
+
+\frame
+    {
+      \frametitle{Approche grain fin}
+
+      Entre le tout partagé et le tout dédié, nous pouvons faire varier dégré de partage de certaines ressources.
+
+      Ces objectif sont :
+      \begin{itemize}
+      \item Economiser de la surface%(Pour une même structure on compare sa duplication avec le contrôle nécessaire pour permettre son partage)
+      \item Augmenter leur taux d'utilisation en profitant du Thread Level Parallelism
+      \item Avoir le maximum de ressource disponible en éxècution ST (Single Thread), tout en minimisant la dégradation des performances en éxècution MT (Multi Thread)
+      \end{itemize}
+    }
+
+\frame
+    {
+      \frametitle{Travaux liés}
+
+      \begin{description}
+      \item[CASH : Revisiting hardware sharing in single-chip parallel processor]~\\2004 - Dolbeau et Seznec\\Partage entre les threads des unités à latence longue (multiplication, division ...), Prédicteur de branchement, Icache et Dcache.
+      \item[Conjoined-core Chip Multiprocessing]~\\2004 - Kumar, Jouppi et Tullsen\\Partage des unités flottantes, ports du crossbar (Cache à la mémoire), Icache et Dcache.
+      \end{description}
+    }
+
+\section{Expérimentation}
+\frame
+    {
+      \frametitle{Expérimentation}
+      Nous allons déterminer l'incidence du partage des ressources suivantes :
+
+      \begin{itemize}
+	\item I/Dcache
+	\item Front et Back end
+	\item Unités d'executions
+      \end{itemize}
+    }
+
+\subsection{Charge de travails}
+\frame
+    {
+      \frametitle{Charge de travails}
+
+      \begin{itemize}
+	\item Sélection des benchmarks parmit les SPECINT2000 (164.gzip, 175.vpr, 181.mcf, 255.vortex, 256.bzip2, 300.twolf)
+	\item Le nombre de software soumit au architecture est décrite par la combinaison $C_{\text{nb\_benchmarks}}^{\text{nb\_threads}}$
+	  Une charge de travail est donc composée de 4 benchmarks qui vont être éxecuter par l'un des 4 contextes disponibles.
+        \item Utilisation de {\it Newlib} pour d'avoir les librairies standard (libc, libm et fonction de bas niveau (read, write, open, close ...))
+      \end{itemize}
+    }
+
+\subsection{Architecture de référence}
+\frame
+    {
+      \frametitle{Architecture de référence - Core}
+
+      \begin{tabular}{l|c}
+	                                             & Commun		\\
+	\hline
+	\hline
+	nb\_ue                                       & 8                \\
+	\hline
+	taille - select\_queue                       & 4		\\
+	taille - reservation\_station                & 4		\\
+	taille - execute\_queue                      & 4		\\
+	\hline
+	Nombre de branchements spéculé               & 8 		\\
+	Return Address Stack                         & 16		\\
+	\hline
+	Réseau de bypass                             & Complet          \\
+	\hline
+	nb\_data\_access                             & 4*		\\ 
+	\hline
+	nb\_gpr\_reader                              & 12		\\
+	nb\_gpr\_writer                              & 8		\\
+	nb\_memory\_write                            & 3		\\
+	nb\_execute\_write                           & 6		\\
+	nb\_spr\_reader                              & 2		\\
+	nb\_spr\_writer                              & 2		\\
+      \end{tabular}
+      }
+
+\frame
+    {
+      \begin{tabular}{l|ccc}
+	                                             & 1 Core           & 2 Cores       & 4 Cores       \\
+	\hline
+	\hline
+	largeur                                      & 8 		& 4 		& 2 		\\
+	largeur des fenêtres                         & 16		& 8 		& 4 		\\
+	\hline
+	taille - ifetch\_queue                       & 8 		& 4 		& 2 		\\
+	taille - decod\_queue                        & 16		& 8 		& 4  		\\
+	taille - rename\_queue                       & 32		& 16 		& 8 		\\
+	taille - Re Order Buffer                     & 128		& 64 		& 32  		\\
+	\hline
+	Branch Target Buffer                         & 256	        & 128 	        & 64 	        \\
+	nb compteur 2bits (predicteur meta)          & 128              & 64            & 32            \\
+	nb compteur 2bits (predicteur global)        & 1K		& 512		& 256		\\
+	nb compteur 2bits (predicteur local)         & 16k		& 8k		& 4k		\\
+	\hline
+	nb\_branch\_complete                         & 4		& 2		& 1		\\
+	nb\_memory\_complete                         & 4		& 2		& 1		\\
+	\hline
+	nb\_gpr\_phy                                 & 128+128         	& 64+64       	& 32+32      	\\
+	nb\_gpr\_free                                & 8		& 4		& 2		\\
+	nb\_spr\_phy                                 & 64		& 32		& 64		\\
+	nb\_spr\_free                                & 8                & 4             & 2             \\   
+      \end{tabular}
+    }
+
+\frame
+    {
+      \frametitle{Architecture de référence - Système mémoire}
+
+      \begin{tabular}{l|ll}
+	                     & L1          & L2             \\
+	                     & I/D séparé  & unifié         \\
+	\hline
+	Taille               & 8 ko        & 2 Mo           \\
+	Nombre de lignes     & 128*        & 16k            \\
+	Nombre de mots/ligne & 16          & 32             \\
+	Associatif           & 4 voies     & 4 voies        \\
+	Latence - Hit        & 2 cycles    & 6 cycles       \\
+	Pénalités - Miss     & 4 cycles    & 100 cycles     \\
+      \end{tabular}
+
+      \vspace{\stretch{1}}
+
+      Les caches IL1 et DL1 sont dupliqués NB\_CLUSTER fois, de plus chacun ont leur nombre de lignes divisé par NB\_CLUSTER. De même pour les ports du Dcache (nb\_data\_access).
+    }
+
+\frame
+    {
+      \frametitle{Méthodologie}
+
+      Pour chaque instance
+      \begin{itemize}
+      \item On réalise autant de simulations qu'il y a de charge de travail (soit 15).
+      \item Une execution se fait en 11 millions de cycles dans lequel 1 millions ne sera pas prit en compte
+      \item Nous prenons le temps moyen sur ces 15 simulations et on le compare à la moyenne de ces 6 benchmarks exécuter dans la version ST du processeur
+      \item La comparaison donne le speedup de la version MT par rapport à la version ST
+      \end{itemize}
+    }
+
+\section{Résultat}
+
+\frame
+    {
+      \frametitle{Résultat}
+
+	\begin{center}
+	  \printgraph{simulation_all}{0.8}
+	\end{center}
+
+    }
+
+\frame
+    {
+      \begin{minipage}{0.45\textwidth}
+	\begin{center}
+	  \printgraph{simulation_cachel1}{0.8}
+	\end{center}
+      \end{minipage}
+      \begin{minipage}{0.45\textwidth}
+	Partage du cache induit :
+	\begin{itemize}
+	  \item un conflit d'accès au port
+	  \item un pourrissement des données par les autre contextes
+	  \item 
+	\end{itemize}
+      \end{minipage}
+    }
+
+\frame
+    {
+      \begin{minipage}{0.45\textwidth}
+	\begin{center}
+	  \printgraph{simulation_operative}{0.8}
+	\end{center}
+      \end{minipage}
+      \begin{minipage}{0.45\textwidth}
+	Partage de la partie opérative induit 
+	\begin{itemize}
+	  \item Une augmentation de l'influence des instructions mal prédite
+	  \item Une augmentation de la sensiblité au évenement peu courant (synchronisation, ...)
+	\end{itemize}
+      \end{minipage}
+    }
+
+\frame
+    {
+      \begin{minipage}{0.45\textwidth}
+	\begin{center}
+	  \printgraph{simulation_ue}{0.8}
+	\end{center}
+      \end{minipage}
+      \begin{minipage}{0.45\textwidth}
+	Partage des unités d'exécutions
+	\begin{itemize}
+	  \item Augmente leur taux d'utilisations
+	  \item Augmente la sensiblité dut au erreur de routage (envoye vers une unité surchargé alors que d'autre sont en famine d'instructions)
+	\end{itemize}
+      \end{minipage}
+    }
+
+\section{Réalisation VHDL}
+
+\frame
+    {
+      \frametitle{Réalisation VHDL}
+      
+      Les modèles vont être générés par des méthodes du modeles SystemC afin d'obtenir du VHDL classique
+    }
+
+\subsection{Regroupement d'instruction}
+\frame
+    {
+      \frametitle{Regroupement d'instruction}
+
+      Les processeurs à contrôle dynamique (superscalaire classique) ou à contrôle statique (VLIW) résolvent différemment le problème du lancement multiple d'instructions. 
+
+      L'avantage principal du VLIW étant sa simplicité de ses unités de contrôles : les instructions sont dans des slots précaractérisés.
+    }
+
+\frame
+    {
+      \frametitle{Nouvel étage : {\it Group}}
+
+      \begin{itemize}
+      \item Entrée : A paquets contenant N éléments
+      \item Sortie : B paquets contenant M éléments
+      \item 1 élément soit un paquet d'éléments soit une instruction
+      \item Algorithme de paquétisation libre
+      \item Simplification : M est un multiple de N paquets
+      \end{itemize}
+    }
+    
+\frame
+    {
+      \frametitle{Etage {\it Group1}}
+
+      Situé après l'étage de décodage
+      
+      \begin{itemize}
+      \item Les paquets sont formée d'instructions consécutive (car non encore inséré dans le ReOrder Buffer)
+      \item Un paquet contient des instructions indépendants
+      \item Les paquets suivent des règles de Types (Suivant les routages possibles et des types des unités d'éxecutions)
+      \end{itemize}
+    }
+
+\frame
+    {
+      \begin{itemize}
+      \item + Simplification de la logique de gestion des dépendances RAW et WAW proche (comparaison sur les numéros de registres logiques)
+      \item + Une potentiel simplification du RAT si l'algorithme prends en compte de définir un seuil maximum du nombre de lecture/écriture
+      \item + ReOrder Buffer simplifié, les requêtes d'insertion et de retirement sont sur des paquets
+      \item - Insertion de Nop
+      \item - Paquetisation dans l'ordre du programme (Peu ou pas de liberté dans l'algo de paquétisations)
+      \end{itemize}
+    }
+
+\frame
+    {
+      \frametitle{Etage {\it Group2}}
+
+      Situé après l'insertion dans le ReOrder Buffer
+      
+      \begin{itemize}
+      \item + L'algorhtme de paquétisations à de plus grand degré de liberté (Car peut prendre les paquets dans le désordre)
+      \item + Diminution du contrôle pour les étages de sélection
+      \item - Encore plus de Nop inséré
+      \item - Performance de la paquetisation lié au nombre d'instruction en attente dans la rename\_queue et à la fenêtre d'instruction
+      \end{itemize}
+    }
+
+\frame
+    {
+      \printgraph{MORPHEO_paquetisation}{0.5}
+    }
+
+\frame
+    {
+      \frametitle{Incidence}
+
+      \begin{enumerate}
+      \item L'accès au banc de registres en lecture se fait sur un paquet entier? Si une des instructions n'a pas ses opérandes?
+      \item L'écriture dans le banc de registres se fait sur un paquet entier?
+      \item Plusieurs niveaux de dispatch, clusterisation implicite des unités fonctionnelles
+      \item Attendre la fin d'un paquet de niveau 2, alors que l'étage Commit n'a besoin que de paquet de niveau 1?
+      \end{enumerate}
+    }
+
+
+\subsection{Partage des ensembles associatifs}
+\frame
+    {
+      \frametitle{Partage des ensembles associatifs}
+
+      Soit une structure associative par ensemble (par exemple le cache ou la Branch Target Buffer)
+
+      Posons :
+      \begin{itemize}
+      \item E le nombre d'entité accédant à cette structure
+      \item P le nombre de port nécessaire pour chaque entité (on posera P identique pour chaque E)
+      \item N le degré d'associativité de la structure
+      \end{itemize}
+    }
+
+\frame
+    {
+      \frametitle{Structure complémentement partagée}
+
+      La structure est ici entièrement partagé entre toutes les entités.
+
+      \printgraph{MORPHEO_structure_associative_full_share}{0.8}
+
+      \begin{center}
+	$P_{total1} = E*N*P$
+      \end{center}
+    }
+
+\frame
+    {
+      \frametitle{Structure partiellement partagée}
+
+      Nous allons maintenant décomposer la structure en deux parties : 
+      \begin{enumerate}
+	\item une première qui est accessible par toutes les entités et sera associative de degré M
+	\item la seconde est accessible par X sous-ensemble d'entité. Chaque groupe sont disjoint 2 à 2 et contient E' élément (donc $X=\frac{E}{E'}$). Dans chaque groupe il y a une structure associative de degré K
+	\item Pour simplifier : $N=M+X*K$ avec E' et K et constant pour chaque groupe
+      \end{enumerate}
+    }
+
+\frame
+    {
+      \printgraph{MORPHEO_structure_associative_semi_share}{0.8}
+      \begin{center}
+	$P_{total2} = E*(M+K)*P$
+      \end{center}
+    }
+
+\frame
+    {
+      \frametitle{Gain}
+      \begin{center}
+	$P_{total1} - P_{total2} = E*(\frac{E}{E'}-1)*K*P$
+      \end{center}
+
+      Soit dans les deux exemples précédents :
+
+      \begin{center}
+      \begin{tabular}{l|cc}
+	      & Full shared  & Semi shared       \\
+	\hline				         
+	N     & 8            & $M+X*K = 8$       \\
+	M     & -            & 4                 \\
+	K     & -            & 2                 \\
+	E     & 6            & 6                 \\
+	E'    & -            & 3                 \\
+	\hline
+	Total & $E*N*P$      & $E*(M+K)*P$       \\
+	      & $48*P$       & $36*P$            \\
+	\hline
+	Gain  & \multicolumn{2}{c}{$E*(\frac{E}{E'}-1)*K*P$}\\
+	      & \multicolumn{2}{c}{$12*P$}                  \\
+      \end{tabular}
+      \end{center}
+    }
+
+\frame
+    {
+      \frametitle{Incidence}
+
+      \begin{itemize}
+	\item + Gain en nombre de port
+	\item + Moins de pourrisement des structures dut au partage des ressources
+	\item - Perte de performance en execution ST, et potentiellement en execution MT
+      \end{itemize}
+    }
+
+
+\subsection{Clusterisation des Unités d'éxecution - Cache de banc de registres}
+\frame
+    {
+      \begin{minipage}{0.55\textwidth}
+      \frametitle{Partie exécutive \dots}
+      \printgraph{MORPHEO_Partie_executive-schema_de_principe}{0.65}
+      \end{minipage}
+      \begin{minipage}{0.40\textwidth}
+	Posons : 
+	\begin{itemize}
+	  \item $N = \sum_{i=1}^{k} n_{i}$
+	  \item $M = \sum_{i=1}^{k} m_{i}$
+	  \item W : Nb reg dest
+	  \item R : Nb reg src
+	  \item D : Profondeur SR
+	\end{itemize}
+      \end{minipage}
+    }
+
+\frame
+    {
+      \frametitle{\dots ~ avec un réseaux de bypass complet}
+
+      \begin{center}
+	\printgraph{MORPHEO_Partie_executive-bypass_complet}{0.6}
+      \end{center}
+    }
+
+\frame
+    {
+      \frametitle{\dots ~ avec clusterisation}
+
+      \begin{minipage}{0.48\textwidth}
+	\begin{center}
+	  \printgraph{MORPHEO_Partie_executive-cluster}{0.6}
+	\end{center}
+      \end{minipage}
+      \begin{minipage}{0.48\textwidth}
+	En posant : 
+
+	\begin{itemize}
+	  \item V  : le nombre de voisin
+	  \item M' : le nombre de résultat circulant entre les clusters
+	\end{itemize}
+      \end{minipage}
+    }
+
+\frame
+    {
+      \frametitle{\dots ~ avec cache de banc de registres}
+
+      \begin{center}
+	\begin{minipage}{0.48\textwidth}
+	  \printgraph{MORPHEO_Partie_executive-cluster_avec_cache1}{0.6}
+	\end{minipage}
+	\begin{minipage}{0.48\textwidth}
+	  \printgraph{MORPHEO_Partie_executive-cluster_avec_cache2}{0.6}
+	\end{minipage}
+      \end{center}
+    }
+
+%\frame
+%    {
+%      \frametitle{Comparaison}
+%
+%      Posons S le nombre de registres physiques.
+%
+%      Avec :
+%      \begin{center}
+%	\begin{tabular}{lc}
+%	  sff2 & 34 transistors\\
+%	  nmx2 & 12 transistors\\
+%	\end{tabular}
+%      \end{center}
+%
+%      Avec : 
+%      \begin{itemize}
+%	\item R = 2
+%	\item W = 1
+%	\item $\forall i,j \in [1:k[ ~ n_{i}=n_{j}$, avec M = 12
+%	\item $\forall i,j \in [1:k[ ~ m_{i}=m_{j}$, avec N = 8
+%	%\item $\forall i   \in [1:k[ ~ D_{i}=D$
+%      \end{itemize}
+%	
+%      Taille du Banc de registres : $S * Size_{sff2} + ((W_{RF}-1)*S + R_{RF}*(S-1)) * Size_{nmx2}$
+%
+%
+%     }
+
+\frame
+    {      
+      \frametitle{Comparaison}
+
+      \begin{center}
+	\begin{tabular}{l|c}
+	              & nb bypass       \\
+	  \hline
+	  Complete    & $(W*M)*(R*D*N)$ \\
+	  Clusterisé  & $\sum_{i=1}^{k} ((W*m_{i} + V*B) * R*D*m_{i})$\\
+	  Cache 1     & $\sum_{i=1}^{k} (W*m_{i} * R*D*m_{i})$\\
+	  Cache 2     & $0$\\
+	\end{tabular}
+
+	\begin{tabular}{l|c}
+	              & Banc de registres \\
+	  \hline
+	  Complete    & $(W*M)$ port d'écriture, $(R*N)$ de lecture\\
+	  Clusterisé  & Bonne cible pour le multi banc      \\
+	  Cache 1     & 1 port de lecture, 1 port d'écriture\\
+	  Cache 2     & 1 port de lecture, 1 port d'écriture\\
+	\end{tabular}
+
+      \end{center}
+
+
+    }
+
+
+\section{Planning}
+\frame
+    {
+      \frametitle{Tâche à réaliser}
+
+      \begin{enumerate}
+      \item Réecriture complete du code SystemC 
+	\begin{itemize}
+	\item Compatibilité avec SystemCass
+	\item Optimisation du code et des algorithmes
+	\item Mise en forme pour l'exportation du projet
+	\item Définition d'un format pour la configuration
+	\item Définition d'un format pour les statistiques
+	\end{itemize}
+      \item Ecriture systématique de la documentation pour chaque composant
+	\begin{itemize}
+	\item Structure interne
+	\item Incidence des paramètres sur la structure (Surface et Temps d'execution)
+	\item Choix architecturaux pour le passage au VHDL
+	\end{itemize}
+      \item Ecriture des modèles VHDL et synthèse sur FPGA
+      \end{enumerate}
+    }
+
+\frame
+    {
+      \frametitle{Tâche déléguée}
+
+      \begin{enumerate}
+      \item Ecriture d'un cache de donnée en SystemC/VHDL
+      \item Ecriture d'un cache d'instruction en VHDL
+      \item Automatisation du processus d'optimisation de la configuration en fonction des statistiques et de contraintes
+      \item Synthèse des modèles VHDL avec Coriolis
+      \end{enumerate}
+    }
Index: /trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Graph/simulation_all.dat
===================================================================
--- /trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Graph/simulation_all.dat	(revision 15)
+++ /trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Graph/simulation_all.dat	(revision 16)
@@ -1,13 +1,14 @@
-1.46 # x4-1\_1\_4-8
-2.37 # x4-1\_2\_2-8
-2.37 # x4-1\_2\_2-4
-2.94 # x4-1\_4\_1-8
-3.27 # x4-1\_4\_1-2
-2.51 # x4-2\_1\_2-8
-2.4  # x4-2\_1\_2-4
-3.38 # x4-2\_2\_1-8
-3.41 # x4-2\_2\_1-4
-3.63 # x4-2\_2\_1-2
-3.94 # x4-4\_1\_1-8
-3.88 # x4-4\_1\_1-4
-3.92 # x4-4\_1\_1-2
+1.46 # x04_w08-01_e08-01
+2.37 # x04_w08-04_e08-01
+2.37 # x04_w08-04_e08-07
+2.94 # x04_w08-07_e08-01
+3.27 # x04_w08-07_e08-15
+2.51 # x04_w08-08_e08-01
+2.4  # x04_w08-08_e08-07
+3.38 # x04_w08-11_e08-01
+3.64 # x04_w08-11_e08-07a
+3.41 # x04_w08-11_e08-07b
+3.63 # x04_w08-11_e08-15
+3.94 # x04_w08-15_e08-01
+3.88 # x04_w08-15_e08-07
+3.92 # x04_w08-15_e08-15 
Index: /trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Graph/simulation_all.p
===================================================================
--- /trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Graph/simulation_all.p	(revision 15)
+++ /trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Graph/simulation_all.p	(revision 16)
@@ -16,18 +16,19 @@
 set yrange [0:4]
    
-set xtics rotate by -25 ('x4-1\_1\_4-8'  0 , \
-			 'x4-1\_2\_2-8'  1 , \
-			 'x4-1\_2\_2-4'  2 , \
-			 'x4-1\_4\_1-8'  3 , \
-			 'x4-1\_4\_1-2'  4 , \
-			 'x4-2\_1\_2-8'  5 , \
-			 'x4-2\_1\_2-4'  6 , \
-			 'x4-2\_2\_1-8'  7 , \
-			 'x4-2\_2\_1-4'  8 , \
-			 'x4-2\_2\_1-2'  9 , \
-			 'x4-4\_1\_1-8'  10, \
-			 'x4-4\_1\_1-4'  11, \
-			 'x4-4\_1\_1-2'  12  \
-			 )			   
+set xtics rotate by -25 ('x04\_w08-01\_e08-01 '  0 , \
+			 'x04\_w08-04\_e08-01 '  1 , \
+			 'x04\_w08-04\_e08-07 '  2 , \
+			 'x04\_w08-07\_e08-01 '  3 , \
+			 'x04\_w08-07\_e08-15 '  4 , \
+			 'x04\_w08-08\_e08-01 '  5 , \
+			 'x04\_w08-08\_e08-07 '  6 , \
+			 'x04\_w08-11\_e08-01 '  7 , \
+			 'x04\_w08-11\_e08-07a'  8 , \
+			 'x04\_w08-11\_e08-07b'  9 , \
+			 'x04\_w08-11\_e08-15 '  10, \
+			 'x04\_w08-15\_e08-01 '  11, \
+			 'x04\_w08-15\_e08-07 '  12, \
+			 'x04\_w08-15\_e08-15 '  13  \
+			 )
 
 plot "simulation_all.dat" notitle
Index: /trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Graph/simulation_cachel1.dat
===================================================================
--- /trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Graph/simulation_cachel1.dat	(revision 16)
+++ /trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Graph/simulation_cachel1.dat	(revision 16)
@@ -0,0 +1,3 @@
+2.94 # x04_w08-07_e08-01
+3.38 # x04_w08-11_e08-01
+3.94 # x04_w08-15_e08-01
Index: /trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Graph/simulation_cachel1.p
===================================================================
--- /trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Graph/simulation_cachel1.p	(revision 16)
+++ /trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Graph/simulation_cachel1.p	(revision 16)
@@ -0,0 +1,24 @@
+set size 0.5, 1.0
+set terminal postscript eps enhanced color
+
+set out "../Schema_eps/simulation_cachel1.eps"
+
+unset label
+unset log
+
+set data style boxes
+set boxwidth 0.5
+set style fill solid 1.000000 border -1
+
+set grid
+set xlabel "Architecture"
+set ylabel "Speed Up MT/ST"
+set yrange [2:4]
+   
+set xtics rotate by -25 ('x04\_w08-07\_e08-01 '  0 , \
+			 'x04\_w08-11\_e08-01 '  1 , \
+			 'x04\_w08-15\_e08-01 '  2   \
+			 )
+
+plot "simulation_cachel1.dat" notitle
+     
Index: /trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Graph/simulation_operative.dat
===================================================================
--- /trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Graph/simulation_operative.dat	(revision 16)
+++ /trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Graph/simulation_operative.dat	(revision 16)
@@ -0,0 +1,5 @@
+1.46 # x04_w08-01_e08-01
+2.37 # x04_w08-04_e08-01
+2.94 # x04_w08-07_e08-01
+3.38 # x04_w08-11_e08-01
+3.94 # x04_w08-15_e08-01
Index: /trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Graph/simulation_operative.p
===================================================================
--- /trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Graph/simulation_operative.p	(revision 16)
+++ /trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Graph/simulation_operative.p	(revision 16)
@@ -0,0 +1,26 @@
+set size 0.5, 1.0
+set terminal postscript eps enhanced color
+
+set out "../Schema_eps/simulation_operative.eps"
+
+unset label
+unset log
+
+set data style boxes
+set boxwidth 0.5
+set style fill solid 1.000000 border -1
+
+set grid
+set xlabel "Architecture"
+set ylabel "Speed Up MT/ST"
+set yrange [0:4]
+   
+set xtics rotate by -25 ('x04\_w08-01\_e08-01 '  0 , \
+			 'x04\_w08-04\_e08-01 '  1 , \
+			 'x04\_w08-07\_e08-01 '  2 , \
+			 'x04\_w08-11\_e08-01 '  4 , \
+			 'x04\_w08-15\_e08-01 '  5   \
+			 )
+
+plot "simulation_operative.dat" notitle
+     
Index: /trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Graph/simulation_ue.dat
===================================================================
--- /trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Graph/simulation_ue.dat	(revision 16)
+++ /trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Graph/simulation_ue.dat	(revision 16)
@@ -0,0 +1,4 @@
+3.38 # x04_w08-11_e08-01
+3.64 # x04_w08-11_e08-07a
+3.41 # x04_w08-11_e08-07b
+3.63 # x04_w08-11_e08-15
Index: /trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Graph/simulation_ue.p
===================================================================
--- /trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Graph/simulation_ue.p	(revision 16)
+++ /trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Graph/simulation_ue.p	(revision 16)
@@ -0,0 +1,25 @@
+set size 0.5, 1.0
+set terminal postscript eps enhanced color
+
+set out "../Schema_eps/simulation_ue.eps"
+
+unset label
+unset log
+
+set data style boxes
+set boxwidth 0.5
+set style fill solid 1.000000 border -1
+
+set grid
+set xlabel "Architecture"
+set ylabel "Speed Up MT/ST"
+set yrange [2:4]
+   
+set xtics rotate by -25 ('x04\_w08-11\_e08-01 '  0 , \
+			 'x04\_w08-11\_e08-07a'  1 , \
+			 'x04\_w08-11\_e08-07b'  2 , \
+			 'x04\_w08-11\_e08-15 '  3   \
+			 )
+
+plot "simulation_ue.dat" notitle
+     
Index: /trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Language/presentation-share_architectural_ressources_between_hardware_context
===================================================================
--- /trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Language/presentation-share_architectural_ressources_between_hardware_context	(revision 16)
+++ /trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Language/presentation-share_architectural_ressources_between_hardware_context	(revision 16)
@@ -0,0 +1,1 @@
+fr
Index: /trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Package/presentation-share_architectural_ressources_between_hardware_context.sty
===================================================================
--- /trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Package/presentation-share_architectural_ressources_between_hardware_context.sty	(revision 16)
+++ /trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Package/presentation-share_architectural_ressources_between_hardware_context.sty	(revision 16)
@@ -0,0 +1,9 @@
+\def\review{2006/10/13}
+
+\title{Incidence du partage des ressources architecturales entre les contextes matériels}
+
+\institute{Equipe SOC - Laboratoire d'information de Paris VI - France}
+ 
+\author{Mathieu Rosière}
+
+\date{\review}
Index: /trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Package/presentation-share_architectural_ressources_between_hardware_context.tex
===================================================================
--- /trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Package/presentation-share_architectural_ressources_between_hardware_context.tex	(revision 16)
+++ /trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Package/presentation-share_architectural_ressources_between_hardware_context.tex	(revision 16)
@@ -0,0 +1,3 @@
+\usepackage{beamerthemetree}
+
+\setbeameroption{show notes on second screen}
Index: /trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Schema/MORPHEO_Partie_executive-bypass_complet.fig
===================================================================
--- /trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Schema/MORPHEO_Partie_executive-bypass_complet.fig	(revision 16)
+++ /trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Schema/MORPHEO_Partie_executive-bypass_complet.fig	(revision 16)
@@ -0,0 +1,218 @@
+#FIG 3.2
+Landscape
+Center
+Inches
+Letter  
+100.00
+Single
+-2
+1200 2
+6 4575 3300 6225 6000
+6 5700 3300 6150 3900
+2 1 0 1 0 7 50 -1 -1 0.000 0 0 -1 0 0 4
+	 5700 3300 5700 3900 6150 3900 6150 3300
+2 1 0 1 0 7 50 -1 -1 0.000 0 0 -1 0 0 2
+	 6150 3750 5700 3750
+2 1 0 1 0 7 50 -1 -1 0.000 0 0 -1 0 0 2
+	 5700 3600 6150 3600
+2 1 0 1 0 7 50 -1 -1 0.000 0 0 -1 0 0 2
+	 5700 3450 6150 3450
+-6
+6 4650 3300 5100 3900
+2 1 0 1 0 7 50 -1 -1 0.000 0 0 -1 0 0 4
+	 4650 3300 4650 3900 5100 3900 5100 3300
+2 1 0 1 0 7 50 -1 -1 0.000 0 0 -1 0 0 2
+	 5100 3750 4650 3750
+2 1 0 1 0 7 50 -1 -1 0.000 0 0 -1 0 0 2
+	 4650 3600 5100 3600
+2 1 0 1 0 7 50 -1 -1 0.000 0 0 -1 0 0 2
+	 4650 3450 5100 3450
+-6
+1 1 0 1 0 7 50 -1 -1 0.000 1 0.0000 5400 4650 750 150 5400 4650 4650 4500
+2 2 0 1 0 7 50 -1 -1 0.000 0 0 -1 0 0 5
+	 6150 4950 5700 4950 5700 5400 6150 5400 6150 4950
+2 2 0 1 0 7 50 -1 -1 0.000 0 0 -1 0 0 5
+	 5625 5250 5175 5250 5175 5700 5625 5700 5625 5250
+2 2 0 1 0 7 50 -1 -1 0.000 0 0 -1 0 0 5
+	 5100 5550 4650 5550 4650 6000 5100 6000 5100 5550
+-6
+6 6675 3300 8325 6000
+6 7800 3300 8250 3900
+2 1 0 1 0 7 50 -1 -1 0.000 0 0 -1 0 0 4
+	 7800 3300 7800 3900 8250 3900 8250 3300
+2 1 0 1 0 7 50 -1 -1 0.000 0 0 -1 0 0 2
+	 8250 3750 7800 3750
+2 1 0 1 0 7 50 -1 -1 0.000 0 0 -1 0 0 2
+	 7800 3600 8250 3600
+2 1 0 1 0 7 50 -1 -1 0.000 0 0 -1 0 0 2
+	 7800 3450 8250 3450
+-6
+6 6750 3300 7200 3900
+2 1 0 1 0 7 50 -1 -1 0.000 0 0 -1 0 0 4
+	 6750 3300 6750 3900 7200 3900 7200 3300
+2 1 0 1 0 7 50 -1 -1 0.000 0 0 -1 0 0 2
+	 7200 3750 6750 3750
+2 1 0 1 0 7 50 -1 -1 0.000 0 0 -1 0 0 2
+	 6750 3600 7200 3600
+2 1 0 1 0 7 50 -1 -1 0.000 0 0 -1 0 0 2
+	 6750 3450 7200 3450
+-6
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+	 8250 4950 7800 4950 7800 5400 8250 5400 8250 4950
+2 2 0 1 0 7 50 -1 -1 0.000 0 0 -1 0 0 5
+	 7725 5250 7275 5250 7275 5700 7725 5700 7725 5250
+2 2 0 1 0 7 50 -1 -1 0.000 0 0 -1 0 0 5
+	 7200 5550 6750 5550 6750 6000 7200 6000 7200 5550
+-6
+6 8775 3300 10425 6000
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+2 1 0 1 0 7 50 -1 -1 0.000 0 0 -1 0 0 4
+	 9900 3300 9900 3900 10350 3900 10350 3300
+2 1 0 1 0 7 50 -1 -1 0.000 0 0 -1 0 0 2
+	 10350 3750 9900 3750
+2 1 0 1 0 7 50 -1 -1 0.000 0 0 -1 0 0 2
+	 9900 3600 10350 3600
+2 1 0 1 0 7 50 -1 -1 0.000 0 0 -1 0 0 2
+	 9900 3450 10350 3450
+-6
+6 8850 3300 9300 3900
+2 1 0 1 0 7 50 -1 -1 0.000 0 0 -1 0 0 4
+	 8850 3300 8850 3900 9300 3900 9300 3300
+2 1 0 1 0 7 50 -1 -1 0.000 0 0 -1 0 0 2
+	 9300 3750 8850 3750
+2 1 0 1 0 7 50 -1 -1 0.000 0 0 -1 0 0 2
+	 8850 3600 9300 3600
+2 1 0 1 0 7 50 -1 -1 0.000 0 0 -1 0 0 2
+	 8850 3450 9300 3450
+-6
+1 1 0 1 0 7 50 -1 -1 0.000 1 0.0000 9600 4650 750 150 9600 4650 8850 4500
+2 2 0 1 0 7 50 -1 -1 0.000 0 0 -1 0 0 5
+	 10350 4950 9900 4950 9900 5400 10350 5400 10350 4950
+2 2 0 1 0 7 50 -1 -1 0.000 0 0 -1 0 0 5
+	 9825 5250 9375 5250 9375 5700 9825 5700 9825 5250
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+	 9300 5550 8850 5550 8850 6000 9300 6000 9300 5550
+-6
+6 10875 3300 12525 6000
+6 12000 3300 12450 3900
+2 1 0 1 0 7 50 -1 -1 0.000 0 0 -1 0 0 4
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Index: /trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Schema/MORPHEO_Partie_executive-cluster.fig
===================================================================
--- /trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Schema/MORPHEO_Partie_executive-cluster.fig	(revision 16)
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Index: /trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Schema/MORPHEO_paquetisation.fig
===================================================================
--- /trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Schema/MORPHEO_paquetisation.fig	(revision 16)
+++ /trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Schema/MORPHEO_paquetisation.fig	(revision 16)
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+	 8100 1275 8250 1275 8250 1125 8100 1125 8100 1275
+2 2 0 1 0 4 49 -1 20 0.000 0 0 -1 0 0 5
+	 8025 2100 8325 2100 8325 1650 8025 1650 8025 2100
+2 2 0 1 0 4 49 -1 20 0.000 0 0 -1 0 0 5
+	 8025 1500 8325 1500 8325 1050 8025 1050 8025 1500
+2 1 0 1 0 4 49 -1 -1 0.000 0 0 -1 1 0 2
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+	 9150 2025 9900 1500
+2 1 0 1 0 4 49 -1 -1 0.000 0 0 -1 1 0 2
+	3 0 1.00 60.00 120.00
+	 9150 1725 9900 1350
+2 1 0 1 0 4 49 -1 -1 0.000 0 0 -1 1 0 2
+	3 0 1.00 60.00 120.00
+	 9150 1425 9900 1200
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+2 1 0 1 0 4 49 -1 -1 0.000 0 0 -1 1 0 2
+	3 0 1.00 60.00 120.00
+	 9150 1125 9900 1050
+2 1 0 1 0 4 49 -1 -1 0.000 0 0 -1 1 0 2
+	3 0 1.00 60.00 120.00
+	 9150 525 9900 750
+2 1 0 1 0 4 49 -1 -1 0.000 0 0 -1 1 0 2
+	3 0 1.00 60.00 120.00
+	 9150 825 9900 900
+2 1 0 1 0 4 49 -1 -1 0.000 0 0 -1 1 0 2
+	3 0 1.00 60.00 120.00
+	 9150 225 9900 600
+2 1 0 1 0 4 49 -1 -1 0.000 0 0 -1 1 0 2
+	3 0 1.00 60.00 120.00
+	 9150 -75 9900 450
+2 2 0 1 0 4 49 -1 20 0.000 0 0 -1 0 0 5
+	 9450 1875 9600 1875 9600 1725 9450 1725 9450 1875
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+2 1 1 1 0 7 50 -1 -1 4.000 0 0 -1 0 0 2
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+	3 0 1.00 60.00 120.00
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+2 1 0 1 0 7 50 -1 -1 3.000 0 0 -1 1 0 2
+	3 0 1.00 60.00 120.00
+	 13125 3150 12900 3600
+2 1 0 1 0 7 50 -1 -1 3.000 0 0 -1 1 0 2
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+2 1 0 1 0 7 50 -1 -1 3.000 0 0 -1 1 0 2
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+2 2 0 1 0 11 47 -1 20 0.000 0 0 -1 0 0 5
+	 13425 3225 13275 3225 13275 3375 13425 3375 13425 3225
+2 1 0 1 0 7 50 -1 -1 3.000 0 0 -1 1 0 2
+	3 0 1.00 60.00 120.00
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+2 2 0 1 0 11 47 -1 20 0.000 0 0 -1 0 0 5
+	 12525 3975 12375 3975 12375 4125 12525 4125 12525 3975
+2 2 0 1 0 11 47 -1 20 0.000 0 0 -1 0 0 5
+	 13575 3975 13425 3975 13425 4125 13575 4125 13575 3975
+2 2 0 1 0 11 47 -1 20 0.000 0 0 -1 0 0 5
+	 14025 3975 13875 3975 13875 4125 14025 4125 14025 3975
+2 2 0 1 0 7 50 -1 -1 3.000 0 0 -1 0 0 5
+	 12300 4350 14100 4350 14100 4650 12300 4650 12300 4350
+2 1 0 1 0 7 50 -1 -1 3.000 0 0 -1 1 0 2
+	3 0 1.00 60.00 120.00
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