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 \section{Motivations}
 
-\ContentsCurrent
-
-\slidetitle{Motivations}
-	   {
-	     Sécurité du hardware :
-	     \begin{description}
-	     \item[Ancienne tendance :] IPs (Intellectual Propritie) fermées labelisés sécuritaires. 
-	     \item[Nouvelle tendance :] Ouverture des IPs, intégration de System On Chip (SOC)
-	     \end{description}
-	   }
-	   {
-	     
+%\ContentsCurrent
+
+\slidetitle{Problématique}
+	   {
+	     On désire une plateforme de confiance totale :
+	     \begin{itemize}
+	     \item La plateforme-matérielle est composée de processeur(s) généraliste(s).
+	     \item La plateforme-logicielle est composée de plusieurs applications qui peuvent être cryptographique.
+	     \end{itemize}
+
+	     Notre travail consiste à faire le processeur pour un tel système.
+	   }
+	   {
+	   }
+
+\slidetitle{Ancienne tendance}
+	   {
+	     \begin{itemize}
+	     \item Composants fermés.
+	     \item Label de sécurité. 
+	       \begin{itemize}
+	       \item Trusted Computing Platform Alliance
+	       \item Next-Generation Secure Computing Base
+	       \end{itemize}
+	     \item Plateforme multi-chip.
+	     \end{itemize}
+	   }
+	   {
+	     \begin{description}
+	     \item[Trusted Computing Platform Alliance   :] Le Trusted Computing Group (TCG, nommé jusqu'en 2003 TCPA pour Trusted Computing Platform Alliance) est une consortium d'entreprises d'informatique (Compaq, HP, IBM, Intel, Microsoft, AMD, etc.) visant à sécuriser les équipements et communications informatiques.
+	     \item[Next-generation secure computing base :] Le Next-Generation Secure Computing Base (NGSCB, littéralement : Base d'information sécurisée de nouvelle génération) ou ordinateur sécurisé de la prochaine génération fait partie de la nouvelle architecture de Microsoft pour l'informatique de confiance. Ce projet était connu sous le nom de Palladium.
+	     \end{description}
+	   }
+
+\slidetitle{Nouvelle tendance}
+	   {
+	     \begin{itemize}
+	     \item Utilisation de composants ouvert.   \\Evite les fonctionnalités cachés
+	     \item Intégration de System On Chip (SOC).\\Réduit la vunérabilité des communications entre deux chips.
+	     \end{itemize}
+	   }
+	   {
+	   }
+
+\section{Besoins}
+\slidetitle{Besoins}
+	   {
+	     \begin{description}
+	     \item [Open         :] Absence de fonctionnalités cachées. (Cheval de troie)
+	     \item [Configurable :] Adaptable aux besoins des applications.
+	     \item [Performance  :] Application cryptographique.
+	     \end{description}
+	   }
+	   {
+	   }
+
+\slidetitle{Besoins : Open}
+	   {
+	     \begin{itemize}
+	     \item Instruction Set Architecture libre. (Implémentation possible)
+	     \item Tools Chains présente et libre.
+	     \item Implémentation sur FPGA (Pérennité).	       
+	     \item Présence d'une communauté autour de l'architecture logicielle.
+	     \end{itemize}
+	   }
+	   {
+	   }
+
+\slidetitle{Besoins : Configurable}
+	   {
+	     \begin{itemize}
+	     \item Pas de connaissance préalable du besoin des applications.
+	     \item Toutes les applications non pas les mêmes besoins de Performance / Surface.
+	     \end{itemize}
+	   }
+	   {
+	   }
+
+\slidetitle{Besoins : Performance}
+	   {
+	     Exploitation de toutes les formes de parrallélisme.
+	     \begin{description}
+	     \item [ILP :] Instruction Level Paralelism
+	     \item [TLP :] Thread      Level Paralelism
+	     \item [DLP :] Data        Level Paralelism
+	     \end{description}
+	   }
+	   {
+	   }
+
+\slidetitle{ILP}
+	   {
+	     \begin{description}
+	     \item[Avantages     :]~
+	       \begin{itemize}
+	       \item Exploitation implicite.	       
+	       \end{itemize}
+	     \item[Inconvénients :]~
+	       \begin{itemize}
+	       \item Coût quadratique du contrôle.
+	       \end{itemize}
+	     \end{description}
+	   }
+	   {
+	   }
+
+\slidetitle{TLP - Chip Multi Processor (CMP)}
+	   {
+	     \begin{description}
+	     \item[Avantages     :]~
+	       \begin{itemize}
+	       \item Implémentation très simple : duplication des cores
+	       \item Ressources dédiés au thread executé sur le core
+	       \end{itemize}
+	     \item[Inconvénients :]~
+	       \begin{itemize}
+	       \item Il doit avoir plus de thread que de core afin d'éviter l'oisiveté des cores.
+	       \end{itemize}
+	     \end{description}
+	   }
+	   {
+	   }
+
+\slidetitle{TLP - Simulatenous Multi Threading (SMT)}
+	   {
+	     \begin{description}
+	     \item[Avantages     :]~
+	       \begin{itemize}
+	       \item Implémentation très simple et peu coûteuse en surface.
+	       \item Meilleur exploitation des ressources
+	       \end{itemize}
+	     \item[Inconvénients :]~
+	       \begin{itemize}
+	       \item Dimensionnement du nombre de thread proportionnel à l'ILP exploitable.
+	       \end{itemize}
+	     \end{description}
+	   }
+	   {
+	   }
+
+\slidetitle{DLP}
+	   {
+	     \begin{description}
+	     \item[Avantages     :]~
+	       \begin{itemize}
+	       \item Une instruction SIMD est équivalente à beaucoup d'instructions SISD.
+	       \end{itemize}
+	     \item[Inconvénients :]~
+	       \begin{itemize}
+	       \item Pas adapter pour les applications qui n'exploite pas le DLP.
+	       \item Exploitation explicite par le programmeur.
+	       \end{itemize}
+	     \end{description}
+	   }
+	   {
+	   }
+
+	   
+\slidetitle{Etat de l'art}
+	   {
+	     \begin{description}
+	     \item [sofcore :]~
+	       \begin{description}
+	       \item [Commercial :] Nios, MicroBlaze, ...
+	       \item [Libre      :] OpenRISC 1200, Leon 2/3, OpenSPARC T1/S1
+	       \end{description}
+	       {\it Non : Peu configurable, faible exploitation du paralélisme d'instruction}
+	     \item [Simulateur :] SimpleScalar, SMTSim, ...\\
+	       {\it Non : Simulateur non prévut pour avoir une synthèse}
+	     \item [Hardcore :] POWER5, Intel Pentium 3/4, MIPS R10000, ...\\
+	       {\it Non : ISA non libre}
+	     \end{description}
+	   }
+	   {
+	   }
+
+\slidetitle{Objectif}
+	   {
+	   }
+	   {
+	   }
+
+\slidetitle{Service offert}
+	   {
+	     \printgraph{MORPHEO_service}{0.75}
+	   }
+	   {
+	   }
+
+\slidetitle{Fonction de coûts}
+	   {
+	   }
+	   {
+	   }
+
+\section{Morpheo}
+%\ContentsCurrent
+
+\subsection{Micro Architecture}
+\slidetitle{Micro Architecture : Overview}
+	   {
+	     \printgraph{MORPHEO_micro_architecture-overview}{0.48}
+	   }
+	   {
+	     3 grandes parties :
+	     \begin{description}
+	     \item[Front end :] Amène des paquets d'instructions en séquence, et les décodes. Calcules les addresses suivantes (spéculation) et maintiens l'état des threads (idle, wait, run ...)
+	     \item[Out Of Order Engine :] Renome les registres (annulations des dépendances RAW, WAW et WAR). Re Order Buffer : mettre à jour l'état du contexte dans l'ordre d'arrivé des threads.
+	     \item[Execution Loop :] Boucle ``Read, execute, Write''. Ainsi que les bypass. Instructions peuvent ce lancer dans le désordres.
+	     \end{description}
+	   }
+
+\slidetitle{Micro Architecture : Front end}
+	   {
+	     \printgraph{MORPHEO_micro_architecture-front_end}{0.7}
+	   }
+	   {
+	   }
+
+\slidetitle{Micro Architecture : Out Of Order Engine}
+	   {
+	     \printgraph{MORPHEO_micro_architecture-out_of_order_engine}{0.7}
+	   }
+	   {
+	   }
+
+\slidetitle{Micro Architecture : Execution Loop}
+	   {
+	     \printgraph{MORPHEO_micro_architecture-execute_loop}{0.7}
+	   }
+	   {
+	   }
+
+
+\slidetitle{Environnement de simulation}
+	   {
+	   }
+	   {
+	   }
+
+\slidetitle{Résultats}
+	   {
+	   }
+	   {
+	   }
+
+\slidetitle{Morpheo on FPGA}
+	   {
+	   }
+	   {
 	   }
 
