Index: /trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Documents/presentation-internal_seminary_overview/fr/root.tex =================================================================== --- /trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Documents/presentation-internal_seminary_overview/fr/root.tex (revision 51) +++ /trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Documents/presentation-internal_seminary_overview/fr/root.tex (revision 52) @@ -1,16 +1,254 @@ \section{Motivations} -\ContentsCurrent - -\slidetitle{Motivations} - { - Sécurité du hardware : - \begin{description} - \item[Ancienne tendance :] IPs (Intellectual Propritie) fermées labelisés sécuritaires. - \item[Nouvelle tendance :] Ouverture des IPs, intégration de System On Chip (SOC) - \end{description} - } - { - +%\ContentsCurrent + +\slidetitle{Problématique} + { + On désire une plateforme de confiance totale : + \begin{itemize} + \item La plateforme-matérielle est composée de processeur(s) généraliste(s). + \item La plateforme-logicielle est composée de plusieurs applications qui peuvent être cryptographique. + \end{itemize} + + Notre travail consiste à faire le processeur pour un tel système. + } + { + } + +\slidetitle{Ancienne tendance} + { + \begin{itemize} + \item Composants fermés. + \item Label de sécurité. + \begin{itemize} + \item Trusted Computing Platform Alliance + \item Next-Generation Secure Computing Base + \end{itemize} + \item Plateforme multi-chip. + \end{itemize} + } + { + \begin{description} + \item[Trusted Computing Platform Alliance :] Le Trusted Computing Group (TCG, nommé jusqu'en 2003 TCPA pour Trusted Computing Platform Alliance) est une consortium d'entreprises d'informatique (Compaq, HP, IBM, Intel, Microsoft, AMD, etc.) visant à sécuriser les équipements et communications informatiques. + \item[Next-generation secure computing base :] Le Next-Generation Secure Computing Base (NGSCB, littéralement : Base d'information sécurisée de nouvelle génération) ou ordinateur sécurisé de la prochaine génération fait partie de la nouvelle architecture de Microsoft pour l'informatique de confiance. Ce projet était connu sous le nom de Palladium. + \end{description} + } + +\slidetitle{Nouvelle tendance} + { + \begin{itemize} + \item Utilisation de composants ouvert. \\Evite les fonctionnalités cachés + \item Intégration de System On Chip (SOC).\\Réduit la vunérabilité des communications entre deux chips. + \end{itemize} + } + { + } + +\section{Besoins} +\slidetitle{Besoins} + { + \begin{description} + \item [Open :] Absence de fonctionnalités cachées. (Cheval de troie) + \item [Configurable :] Adaptable aux besoins des applications. + \item [Performance :] Application cryptographique. + \end{description} + } + { + } + +\slidetitle{Besoins : Open} + { + \begin{itemize} + \item Instruction Set Architecture libre. (Implémentation possible) + \item Tools Chains présente et libre. + \item Implémentation sur FPGA (Pérennité). + \item Présence d'une communauté autour de l'architecture logicielle. + \end{itemize} + } + { + } + +\slidetitle{Besoins : Configurable} + { + \begin{itemize} + \item Pas de connaissance préalable du besoin des applications. + \item Toutes les applications non pas les mêmes besoins de Performance / Surface. + \end{itemize} + } + { + } + +\slidetitle{Besoins : Performance} + { + Exploitation de toutes les formes de parrallélisme. + \begin{description} + \item [ILP :] Instruction Level Paralelism + \item [TLP :] Thread Level Paralelism + \item [DLP :] Data Level Paralelism + \end{description} + } + { + } + +\slidetitle{ILP} + { + \begin{description} + \item[Avantages :]~ + \begin{itemize} + \item Exploitation implicite. + \end{itemize} + \item[Inconvénients :]~ + \begin{itemize} + \item Coût quadratique du contrôle. + \end{itemize} + \end{description} + } + { + } + +\slidetitle{TLP - Chip Multi Processor (CMP)} + { + \begin{description} + \item[Avantages :]~ + \begin{itemize} + \item Implémentation très simple : duplication des cores + \item Ressources dédiés au thread executé sur le core + \end{itemize} + \item[Inconvénients :]~ + \begin{itemize} + \item Il doit avoir plus de thread que de core afin d'éviter l'oisiveté des cores. + \end{itemize} + \end{description} + } + { + } + +\slidetitle{TLP - Simulatenous Multi Threading (SMT)} + { + \begin{description} + \item[Avantages :]~ + \begin{itemize} + \item Implémentation très simple et peu coûteuse en surface. + \item Meilleur exploitation des ressources + \end{itemize} + \item[Inconvénients :]~ + \begin{itemize} + \item Dimensionnement du nombre de thread proportionnel à l'ILP exploitable. + \end{itemize} + \end{description} + } + { + } + +\slidetitle{DLP} + { + \begin{description} + \item[Avantages :]~ + \begin{itemize} + \item Une instruction SIMD est équivalente à beaucoup d'instructions SISD. + \end{itemize} + \item[Inconvénients :]~ + \begin{itemize} + \item Pas adapter pour les applications qui n'exploite pas le DLP. + \item Exploitation explicite par le programmeur. + \end{itemize} + \end{description} + } + { + } + + +\slidetitle{Etat de l'art} + { + \begin{description} + \item [sofcore :]~ + \begin{description} + \item [Commercial :] Nios, MicroBlaze, ... + \item [Libre :] OpenRISC 1200, Leon 2/3, OpenSPARC T1/S1 + \end{description} + {\it Non : Peu configurable, faible exploitation du paralélisme d'instruction} + \item [Simulateur :] SimpleScalar, SMTSim, ...\\ + {\it Non : Simulateur non prévut pour avoir une synthèse} + \item [Hardcore :] POWER5, Intel Pentium 3/4, MIPS R10000, ...\\ + {\it Non : ISA non libre} + \end{description} + } + { + } + +\slidetitle{Objectif} + { + } + { + } + +\slidetitle{Service offert} + { + \printgraph{MORPHEO_service}{0.75} + } + { + } + +\slidetitle{Fonction de coûts} + { + } + { + } + +\section{Morpheo} +%\ContentsCurrent + +\subsection{Micro Architecture} +\slidetitle{Micro Architecture : Overview} + { + \printgraph{MORPHEO_micro_architecture-overview}{0.48} + } + { + 3 grandes parties : + \begin{description} + \item[Front end :] Amène des paquets d'instructions en séquence, et les décodes. Calcules les addresses suivantes (spéculation) et maintiens l'état des threads (idle, wait, run ...) + \item[Out Of Order Engine :] Renome les registres (annulations des dépendances RAW, WAW et WAR). Re Order Buffer : mettre à jour l'état du contexte dans l'ordre d'arrivé des threads. + \item[Execution Loop :] Boucle ``Read, execute, Write''. Ainsi que les bypass. Instructions peuvent ce lancer dans le désordres. + \end{description} + } + +\slidetitle{Micro Architecture : Front end} + { + \printgraph{MORPHEO_micro_architecture-front_end}{0.7} + } + { + } + +\slidetitle{Micro Architecture : Out Of Order Engine} + { + \printgraph{MORPHEO_micro_architecture-out_of_order_engine}{0.7} + } + { + } + +\slidetitle{Micro Architecture : Execution Loop} + { + \printgraph{MORPHEO_micro_architecture-execute_loop}{0.7} + } + { + } + + +\slidetitle{Environnement de simulation} + { + } + { + } + +\slidetitle{Résultats} + { + } + { + } + +\slidetitle{Morpheo on FPGA} + { + } + { } Index: /trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Info/presentation-internal_seminary_overview.sty =================================================================== --- /trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Info/presentation-internal_seminary_overview.sty (revision 51) +++ /trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Info/presentation-internal_seminary_overview.sty (revision 52) @@ -1,10 +1,15 @@ -\def\review{2007/06/01} +\def\review{2007/09/21} %\def\review{\number\day/\number\month/\number\year\xspace} \title{Séminaire interne :\newline Processeur libre, haute performance et paramètrable} -\institute{Département SOC - Laboratoire d'information de Paris VI - France} +\institute{Département ALSOC - Laboratoire d'informatique de Paris VI - France} -\author{Mathieu Rosière} +\author{Mathieu Rosière\\ + encadrement :\\ + Nathalie Drach-Temam\\ + Jean-Lou Desbarbieux\\ + Franck Wajsbürt +} \date{\review} Index: /trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Link/article-Design_a_CPU_with_High_Performance_and_High_Configurability_on_FPGA-en =================================================================== --- /trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Link/article-Design_a_CPU_with_High_Performance_and_High_Configurability_on_FPGA-en (revision 52) +++ /trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Link/article-Design_a_CPU_with_High_Performance_and_High_Configurability_on_FPGA-en (revision 52) @@ -0,0 +1,1 @@ +link ../Documents/article-Design_a_CPU_with_High_Performance_and_High_Configurability_on_FPGA/en Index: /trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Link/article-morpheo-share_architectural_ressources_between_hardware_context-fr =================================================================== --- /trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Link/article-morpheo-share_architectural_ressources_between_hardware_context-fr (revision 52) +++ /trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Link/article-morpheo-share_architectural_ressources_between_hardware_context-fr (revision 52) @@ -0,0 +1,1 @@ +link ../Documents/article-morpheo-share_architectural_ressources_between_hardware_context/fr Index: /trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Link/document-cache-specification-fr =================================================================== --- /trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Link/document-cache-specification-fr (revision 52) +++ /trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Link/document-cache-specification-fr (revision 52) @@ -0,0 +1,1 @@ +link ../Documents/document-cache-specification/fr Index: /trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Link/document-morpheo-configuration_file_syntax-fr =================================================================== --- /trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Link/document-morpheo-configuration_file_syntax-fr (revision 52) +++ /trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Link/document-morpheo-configuration_file_syntax-fr (revision 52) @@ -0,0 +1,1 @@ +link ../Documents/document-morpheo-configuration_file_syntax/fr Index: /trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Link/document-morpheo-interface_processor_cache-fr =================================================================== --- /trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Link/document-morpheo-interface_processor_cache-fr (revision 52) +++ /trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Link/document-morpheo-interface_processor_cache-fr (revision 52) @@ -0,0 +1,1 @@ +link ../Documents/document-morpheo-interface_processor_cache/fr Index: /trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Link/document-morpheo-methodology-fr =================================================================== --- /trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Link/document-morpheo-methodology-fr (revision 52) +++ /trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Link/document-morpheo-methodology-fr (revision 52) @@ -0,0 +1,1 @@ +link ../Documents/document-morpheo-methodology/fr Index: /trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Link/document-morpheo-new_component-fr =================================================================== --- /trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Link/document-morpheo-new_component-fr (revision 52) +++ /trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Link/document-morpheo-new_component-fr (revision 52) @@ -0,0 +1,1 @@ +link ../Documents/document-morpheo-new_component/fr Index: /trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Link/document-morpheo-overview-fr =================================================================== --- /trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Link/document-morpheo-overview-fr (revision 52) +++ /trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Link/document-morpheo-overview-fr (revision 52) @@ -0,0 +1,1 @@ +link ../Documents/document-morpheo-overview/fr Index: /trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Link/document-viewer-specification-fr =================================================================== --- /trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Link/document-viewer-specification-fr (revision 52) +++ /trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Link/document-viewer-specification-fr (revision 52) @@ -0,0 +1,1 @@ +link ../Documents/document-viewer-specification/fr Index: /trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Link/poster-jnrdm_2007-fr =================================================================== --- /trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Link/poster-jnrdm_2007-fr (revision 52) +++ /trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Link/poster-jnrdm_2007-fr (revision 52) @@ -0,0 +1,1 @@ +link ../Documents/poster-jnrdm_2007/fr Index: /trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Link/presentation-internal_seminary_overview-fr =================================================================== --- /trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Link/presentation-internal_seminary_overview-fr (revision 52) +++ /trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Link/presentation-internal_seminary_overview-fr (revision 52) @@ -0,0 +1,1 @@ +link ../Documents/presentation-internal_seminary_overview/fr Index: /trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Link/presentation-share_architectural_ressources_between_hardware_context-fr =================================================================== --- /trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Link/presentation-share_architectural_ressources_between_hardware_context-fr (revision 52) +++ /trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Link/presentation-share_architectural_ressources_between_hardware_context-fr (revision 52) @@ -0,0 +1,1 @@ +link ../Documents/presentation-share_architectural_ressources_between_hardware_context/fr Index: /trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Makefile =================================================================== --- /trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Makefile (revision 51) +++ /trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Makefile (revision 52) @@ -32,4 +32,5 @@ DIR_SCHEMA_PNG = Schema_png DIR_TEX = Source +DIR_LINK = Link #-------------------------------------------------------------------------------- @@ -38,4 +39,6 @@ ENV_LATEX = $(EXPORT) TEXINPUTS=$(DIR_INCLUDE):$$TEXINPUTS LATEX_WITH_ENV = $(ENV_LATEX); $(LATEX) + + #-------------------------------------------------------------------------------- @@ -100,5 +103,6 @@ $(DVIPS) -o $@ $<; -%.dvi : $(DIR_TEX)/%.tex +#$(DIR_DOCUMENTS)/*/*/* +%.dvi : $(DIR_TEX)/%.tex $(DIR_LINK)/%/* @\ $(ECHO) "Génération du fichier $*.dvi"; \ @@ -163,4 +167,7 @@ $(MKDIR) $(DIR_DOCUMENTS)/$$FILENAME/$(DEFAULT_LANG); \ \ + $(ECHO) "Create link : $(DIR_LINK)/$$FILENAME-$(DEFAULT_LANG)"; \ + $(LINK_SYMBOLIC) $(DIR_DOCUMENTS)/$$FILENAME/$(DEFAULT_LANG) $(DIR_LINK)/$$FILENAME-$(DEFAULT_LANG); \ + \ $(ECHO) "Create file : $(DIR_DOCUMENTS)/$$FILENAME/$(DEFAULT_LANG)/root.tex"; \ $(TOUCH) $(DIR_DOCUMENTS)/$$FILENAME/$(DEFAULT_LANG)/root.tex @@ -214,5 +221,7 @@ \ $(ECHO) "Delete directory : $(DIR_DOCUMENTS)/$$FILENAME"; \ - $(RM) $(DIR_DOCUMENTS)/$$FILENAME; + $(RM) $(DIR_DOCUMENTS)/$$FILENAME; \ + $(ECHO) "Delete link : $(DIR_DOCUMENTS)/$$FILENAME"; \ + $(RM) $(DIR_LINK)/$$FILENAME-*; rename : @@ -267,5 +276,8 @@ \ $(ECHO) "Rename directory : $(DIR_DOCUMENTS)/$$FILENAME_SRC"; \ - $(MV) $(DIR_DOCUMENTS)/$$FILENAME_SRC $(DIR_DOCUMENTS)/$$FILENAME_DEST; + $(MV) $(DIR_DOCUMENTS)/$$FILENAME_SRC $(DIR_DOCUMENTS)/$$FILENAME_DEST; \ + $(ECHO) "Rename link : manually please"; + + #-------------------------------------------------------------------------------- Index: /trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Schema/MORPHEO_micro_architecture-execute_loop.fig =================================================================== --- /trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Schema/MORPHEO_micro_architecture-execute_loop.fig (revision 51) +++ /trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Schema/MORPHEO_micro_architecture-execute_loop.fig (revision 52) @@ -1,3 +1,3 @@ -#FIG 3.2 +#FIG 3.2 Produced by xfig version 3.2.5-alpha5 Landscape Center @@ -8,48 +8,38 @@ -2 1200 2 -6 7560 5760 8280 6210 -2 4 0 1 0 31 50 -1 20 4.000 0 0 7 0 0 5 - 8280 6210 7560 6210 7560 5760 8280 5760 8280 6210 -4 1 0 50 -1 -1 10 0.0000 4 105 510 7920 6030 memory\001 -4 1 0 50 -1 -1 10 0.0000 4 105 255 7920 5895 read\001 -4 1 0 50 -1 -1 10 0.0000 4 105 345 7920 6165 queue\001 +6 7200 5895 10080 6705 +6 7560 6075 8280 6525 +2 4 0 1 0 11 50 -1 20 4.000 0 0 7 0 0 5 + 8280 6525 7560 6525 7560 6075 8280 6075 8280 6525 +4 1 0 50 -1 -1 10 0.0000 4 105 255 7920 6255 read\001 +4 1 0 50 -1 -1 10 0.0000 4 120 345 7920 6435 queue\001 -6 -6 10260 6390 10980 6840 +6 8640 6075 9360 6525 2 4 0 1 0 11 50 -1 20 4.000 0 0 7 0 0 5 - 10980 6840 10260 6840 10260 6390 10980 6390 10980 6840 -4 1 0 50 -1 -1 10 0.0000 4 90 465 10620 6660 execute\001 + 9360 6525 8640 6525 8640 6075 9360 6075 9360 6525 +4 1 0 50 -1 -1 10 0.0000 4 105 690 9000 6255 reservation\001 +4 1 0 50 -1 -1 10 0.0000 4 105 435 9000 6435 station\001 +-6 +2 4 0 1 0 7 50 -1 20 3.000 0 0 7 0 0 5 + 10080 5895 10080 6705 9720 6705 9720 5895 10080 5895 +2 1 0 1 0 7 50 -1 -1 3.000 0 0 -1 1 0 2 + 3 0 1.00 60.00 120.00 + 9360 6300 9720 6300 +2 1 0 1 0 7 50 -1 -1 3.000 0 0 -1 1 0 2 + 3 0 1.00 60.00 120.00 + 8280 6300 8640 6300 +2 1 0 1 0 7 50 -1 -1 3.000 0 0 -1 1 0 2 + 3 0 1.00 60.00 120.00 + 7200 6300 7560 6300 +2 1 0 1 0 7 50 -1 -1 4.000 0 0 -1 0 0 1 + 7200 6300 +4 1 0 50 -1 -1 10 1.5708 4 105 360 9945 6300 select\001 +4 0 0 50 -1 -1 10 0.0000 4 75 435 7245 6030 rename\001 -6 6 10260 5760 10980 6210 -2 4 0 1 0 31 50 -1 20 4.000 0 0 7 0 0 5 +2 4 0 1 0 11 50 -1 20 4.000 0 0 7 0 0 5 10980 6210 10260 6210 10260 5760 10980 5760 10980 6210 4 1 0 50 -1 -1 10 0.0000 4 105 510 10620 6030 memory\001 -6 -6 7560 6390 8280 6840 -2 4 0 1 0 11 50 -1 20 4.000 0 0 7 0 0 5 - 8280 6840 7560 6840 7560 6390 8280 6390 8280 6840 -4 1 0 50 -1 -1 10 0.0000 4 105 255 7920 6570 read\001 -4 1 0 50 -1 -1 10 0.0000 4 105 345 7920 6750 queue\001 --6 -6 8640 6390 9360 6840 -2 4 0 1 0 11 50 -1 20 4.000 0 0 7 0 0 5 - 9360 6840 8640 6840 8640 6390 9360 6390 9360 6840 -4 1 0 50 -1 -1 10 0.0000 4 105 690 9000 6570 reservation\001 -4 1 0 50 -1 -1 10 0.0000 4 105 435 9000 6750 station\001 --6 -2 2 2 1 0 7 50 -1 -1 3.000 0 0 -1 0 0 5 - 9540 7020 7380 7020 7380 5580 9540 5580 9540 7020 -2 1 0 1 0 7 50 -1 -1 3.000 0 0 -1 1 0 2 - 3 0 1.00 60.00 120.00 - 8280 5985 10260 5985 -2 1 0 1 0 7 50 -1 -1 3.000 0 0 -1 1 1 2 - 3 0 1.00 60.00 120.00 - 3 0 1.00 60.00 120.00 - 8415 7380 8415 6615 -2 1 0 1 0 7 50 -1 -1 3.000 0 0 -1 1 1 2 - 3 0 1.00 60.00 120.00 - 3 0 1.00 60.00 120.00 - 8505 5985 8505 7380 -2 4 0 1 0 7 50 -1 20 3.000 0 0 7 0 0 5 - 10080 6210 10080 7020 9720 7020 9720 6210 10080 6210 2 1 0 1 0 7 50 -1 -1 3.000 0 0 -1 1 0 2 3 0 1.00 60.00 120.00 @@ -86,24 +76,10 @@ 3 0 1.00 60.00 120.00 12780 6300 12780 7380 -2 1 0 1 0 7 50 -1 -1 3.000 0 0 -1 1 0 2 - 3 0 1.00 60.00 120.00 - 9360 6615 9720 6615 -2 1 0 1 0 7 50 -1 -1 3.000 0 0 -1 1 0 2 - 3 0 1.00 60.00 120.00 - 8280 6615 8640 6615 -2 1 0 1 0 7 50 -1 -1 3.000 0 0 -1 1 0 2 - 3 0 1.00 60.00 120.00 - 7200 6615 7560 6615 -2 1 0 1 0 7 50 -1 -1 3.000 0 0 -1 1 0 2 - 3 0 1.00 60.00 120.00 - 7200 5985 7560 5985 -2 1 0 1 0 7 50 -1 -1 4.000 0 0 -1 0 0 2 - 7200 5985 7200 6615 2 1 0 1 0 7 50 -1 -1 4.000 0 0 -1 1 0 3 3 0 1.00 60.00 120.00 - 12780 7110 9000 7110 9000 6840 + 12780 7110 9000 7110 9000 6525 2 1 1 1 0 7 50 -1 -1 4.000 0 0 -1 1 0 4 3 0 1.00 60.00 120.00 - 12240 6075 12240 5400 8820 5400 8820 6390 + 12240 6075 12240 5400 8820 5400 8820 6075 2 1 1 1 0 7 50 -1 -1 4.000 0 0 -1 1 0 2 3 0 1.00 60.00 120.00 @@ -111,5 +87,5 @@ 2 1 1 1 0 7 50 -1 -1 4.000 0 0 -1 1 0 4 3 0 1.00 60.00 120.00 - 10350 5760 10350 5490 9180 5490 9180 6390 + 10350 5760 10350 5490 9180 5490 9180 6075 2 1 1 1 0 7 50 -1 -1 4.000 0 0 -1 1 0 4 3 0 1.00 60.00 120.00 @@ -128,25 +104,32 @@ 3 0 1.00 60.00 120.00 12780 7335 12780 7920 -2 1 0 1 0 7 50 -1 -1 0.000 0 0 -1 1 0 2 - 3 0 1.00 60.00 120.00 - 8505 7380 8505 7920 -2 1 0 1 0 7 50 -1 -1 0.000 0 0 -1 1 0 2 - 3 0 1.00 60.00 120.00 - 8415 7380 8415 7920 2 1 0 1 0 7 50 -1 -1 0.000 0 0 -1 1 1 2 3 0 1.00 60.00 120.00 3 0 1.00 60.00 120.00 7560 8100 7200 8100 -4 1 0 50 -1 -1 10 1.5708 4 105 360 9945 6615 select\001 +2 1 0 1 0 7 50 -1 -1 3.000 0 0 -1 1 1 2 + 3 0 1.00 60.00 120.00 + 3 0 1.00 60.00 120.00 + 8460 7380 8460 6300 +2 1 0 1 0 7 50 -1 -1 0.000 0 0 -1 1 0 2 + 3 0 1.00 60.00 120.00 + 8460 7380 8460 7920 +2 1 0 1 0 7 50 -1 -1 3.000 0 0 -1 1 0 2 + 3 0 1.00 60.00 120.00 + 10080 5985 10260 5985 +2 2 2 1 0 7 50 -1 -1 3.000 0 0 -1 0 0 5 + 9540 6705 7380 6705 7380 5895 9540 5895 9540 6705 +2 4 0 1 0 11 50 -1 20 4.000 0 0 7 0 0 5 + 10980 6840 10260 6840 10260 6390 10980 6390 10980 6840 4 1 0 50 -1 -1 10 1.5708 4 105 360 11385 6300 select\001 -4 1 0 50 -1 -1 10 0.0000 4 105 345 12240 6435 queue\001 +4 1 0 50 -1 -1 10 0.0000 4 120 345 12240 6435 queue\001 4 1 0 50 -1 -1 10 0.0000 4 105 345 12240 6255 write\001 4 1 0 50 -1 -1 10 0.0000 4 90 465 13320 6255 execute\001 -4 1 0 50 -1 -1 10 0.0000 4 105 345 13320 6435 queue\001 -4 0 0 50 -1 -1 10 0.0000 4 135 405 8820 5355 bypass\001 +4 1 0 50 -1 -1 10 0.0000 4 120 345 13320 6435 queue\001 +4 0 0 50 -1 -1 10 0.0000 4 150 405 8820 5355 bypass\001 4 1 0 50 -1 -1 10 0.0000 4 105 420 10620 5085 Dcache\001 4 2 0 50 -1 -1 10 0.0000 4 90 465 13995 6660 execute\001 -4 0 0 50 -1 -1 10 0.0000 4 75 435 7245 6345 rename\001 4 1 0 50 -1 -1 10 0.0000 4 135 480 10620 7605 register\001 4 1 0 50 -1 -1 10 0.0000 4 105 630 10620 8145 status list\001 4 0 0 50 -1 -1 10 0.0000 4 150 855 7290 8415 register_state\001 +4 1 0 50 -1 -1 10 0.0000 4 90 465 10620 6660 execute\001 Index: /trunk/Makefile.tools =================================================================== --- /trunk/Makefile.tools (revision 51) +++ /trunk/Makefile.tools (revision 52) @@ -14,4 +14,5 @@ CAT = cat LS = ls +LINK_SYMBOLIC = ln -s RM = rm -fr PWD = `pwd`