# RegisterFile_Multi_Banked_0
target_dep	all	RegisterFile_Multi_Banked_0.ngc
target_dep	RegisterFile_Multi_Banked_0.ngc	RegisterFile_Multi_Banked_0.prj
target_dep	RegisterFile_Multi_Banked_0.prj	RegisterFile_Multi_Banked_0_bank_Pack.vhdl RegisterFile_Multi_Banked_0_bank.vhdl RegisterFile_Multi_Banked_0_Pack.vhdl RegisterFile_Multi_Banked_0_select_4_ports_Pack.vhdl RegisterFile_Multi_Banked_0_select_4_ports.vhdl RegisterFile_Multi_Banked_0.vhdl

# RegisterFile_Multi_Banked_1
target_dep	all	RegisterFile_Multi_Banked_1.ngc
target_dep	RegisterFile_Multi_Banked_1.ngc	RegisterFile_Multi_Banked_1.prj
target_dep	RegisterFile_Multi_Banked_1.prj	RegisterFile_Multi_Banked_1_bank_Pack.vhdl RegisterFile_Multi_Banked_1_bank.vhdl RegisterFile_Multi_Banked_1_Pack.vhdl RegisterFile_Multi_Banked_1_select_4_ports_Pack.vhdl RegisterFile_Multi_Banked_1_select_4_ports.vhdl RegisterFile_Multi_Banked_1.vhdl

# RegisterFile_Multi_Banked_2
target_dep	all	RegisterFile_Multi_Banked_2.ngc
target_dep	RegisterFile_Multi_Banked_2.ngc	RegisterFile_Multi_Banked_2.prj
target_dep	RegisterFile_Multi_Banked_2.prj	RegisterFile_Multi_Banked_2_bank_Pack.vhdl RegisterFile_Multi_Banked_2_bank.vhdl RegisterFile_Multi_Banked_2_Pack.vhdl RegisterFile_Multi_Banked_2_select_4_ports_Pack.vhdl RegisterFile_Multi_Banked_2_select_4_ports.vhdl RegisterFile_Multi_Banked_2.vhdl

# RegisterFile_Multi_Banked_3
target_dep	all	RegisterFile_Multi_Banked_3.ngc
target_dep	RegisterFile_Multi_Banked_3.ngc	RegisterFile_Multi_Banked_3.prj
target_dep	RegisterFile_Multi_Banked_3.prj	RegisterFile_Multi_Banked_3_bank_Pack.vhdl RegisterFile_Multi_Banked_3_bank.vhdl RegisterFile_Multi_Banked_3_Pack.vhdl RegisterFile_Multi_Banked_3_select_8_ports_Pack.vhdl RegisterFile_Multi_Banked_3_select_8_ports.vhdl RegisterFile_Multi_Banked_3.vhdl

# RegisterFile_Multi_Banked_4
target_dep	all	RegisterFile_Multi_Banked_4.ngc
target_dep	RegisterFile_Multi_Banked_4.ngc	RegisterFile_Multi_Banked_4.prj
target_dep	RegisterFile_Multi_Banked_4.prj	RegisterFile_Multi_Banked_4_bank_Pack.vhdl RegisterFile_Multi_Banked_4_bank.vhdl RegisterFile_Multi_Banked_4_Pack.vhdl RegisterFile_Multi_Banked_4_select_8_ports_Pack.vhdl RegisterFile_Multi_Banked_4_select_8_ports.vhdl RegisterFile_Multi_Banked_4.vhdl

# RegisterFile_Multi_Banked_5
target_dep	all	RegisterFile_Multi_Banked_5.ngc
target_dep	RegisterFile_Multi_Banked_5.ngc	RegisterFile_Multi_Banked_5.prj
target_dep	RegisterFile_Multi_Banked_5.prj	RegisterFile_Multi_Banked_5_bank_Pack.vhdl RegisterFile_Multi_Banked_5_bank.vhdl RegisterFile_Multi_Banked_5_Pack.vhdl RegisterFile_Multi_Banked_5_select_8_ports_Pack.vhdl RegisterFile_Multi_Banked_5_select_8_ports.vhdl RegisterFile_Multi_Banked_5.vhdl