17 | | || 37|| **[htdocs:cours/almo_2018_0.pdf C0]**|| Vue d'ensemble du module |||||| || |
18 | | || 38|| **[htdocs:cours/almo_2018_1.pdf C1]**||Assembleur MIPS || **TD1[[BR]] TP1**|| Programmation Assembleur [[BR]] Présentation XSPIM || || |
19 | | || 39|| **[htdocs:cours/almo_2018_2.pdf C2]**||Utilisation de la pile & appels de fonctions || **TD2[[BR]] TP2**|| Appels de fonctions [[BR]] Programmation fonctions / XSP:IM || || |
20 | | || 40|| **[htdocs:cours/almo_2018_3.pdf C3]**|| Interruptions / Exceptions /Trappes + GCC || **TD3[[BR]] TP3**|| Programme complet [[BR]]Génération de code GCC / XSPIM || || |
21 | | || 41|| **[htdocs:cours/almo_2018_4.pdf C4]**|| Bus système et périphériques / GIET || **TD4[[BR]] TP4**|| Architecture mono-processeur [[BR]] Génération de code pour SoCLib || Assemb || |
22 | | || 42|| **[htdocs:cours/almo_2018_5.pdf C5]**|| Hiérarchie mémoire et techniques de cache || **TD5[[BR]] TP5**|| Principe des mémoires cache [[BR]] Effets de cache || || |
23 | | || 43|| **[htdocs:cours/almo_2018_6.pdf C6]**|| Caches (suite) Interrupts, exceptions, trappes || **TD6[[BR]] TP6**|| Performances caches [[BR]] Perfs caches || || |
| 17 | || 37|| **[htdocs:cours/almo_2018_0.pdf C0]**[[BR]]24-25 201|| Vue d'ensemble du module |||||| || |
| 18 | || 38|| **[htdocs:cours/almo_2018_1.pdf C1]**[[BR]]24-25 201||Assembleur MIPS || **TD1[[BR]] TP1**|| Programmation Assembleur [[BR]] Présentation XSPIM || || |
| 19 | || 39|| **[htdocs:cours/almo_2018_2.pdf C2]**[[BR]]Amphi Herpin||Utilisation de la pile & appels de fonctions || **TD2[[BR]] TP2**|| Appels de fonctions [[BR]] Programmation fonctions / XSP:IM || || |
| 20 | || 40|| **[htdocs:cours/almo_2018_3.pdf C3]**[[BR]]Amphi Herpin|| Interruptions / Exceptions /Trappes + GCC || **TD3[[BR]] TP3**|| Programme complet [[BR]]Génération de code GCC / XSPIM || || |
| 21 | || 41|| **[htdocs:cours/almo_2018_4.pdf C4]**[[BR]]Amphi 43|| Bus système et périphériques / GIET || **TD4[[BR]] TP4**|| Architecture mono-processeur [[BR]] Génération de code pour SoCLib || Assemb || |
| 22 | || 42|| **[htdocs:cours/almo_2018_5.pdf C5]**[[BR]]24-25 201|| Hiérarchie mémoire et techniques de cache || **TD5[[BR]] TP5**|| Principe des mémoires cache [[BR]] Effets de cache || || |
| 23 | || 43|| **[htdocs:cours/almo_2018_6.pdf C6]**[[BR]]Amphi 43|| Caches (suite) Interrupts, exceptions, trappes || **TD6[[BR]] TP6**|| Performances caches [[BR]] Perfs caches || || |
25 | | || 45|||||||||| **Partiel corrigé** || |
26 | | || 46|| **[htdocs:cours/almo_2018_7.pdf C7]**||Accès aux périphériques : ICU, TTY, TIMER || **TD7[[BR]] TP7**|| Analyse GIET [[BR]] Communications par interruptions || Cache || |
27 | | || 47|| **[htdocs:cours/almo_2018_8.pdf C8]**|| Périphériques DMA : contrôleurs disque et réseau || **TD8[[BR]] TP8**|| Périphériques DMA [[BR]] contrôleurs IOC, DMA et FB || || |
28 | | || 48|| **[htdocs:cours/almo_2018_9.pdf C9]**|| Multiplexage temporel & Commutation de tâches || **TD9[[BR]] TP9**|| Commutation de tâches [[BR]] Commutation de tâches || Giet || |
29 | | || 49|| **[htdocs:cours/almo_2018_10.pdf C10]**|| Principe Mémoire Virtuelle et MMU/TLB || **TD10[[BR]] TP10**|| Partage du bus système [[BR]] Architecture multi-processeur || || |
30 | | || 50|| **[htdocs:cours/almo_2018_11.pdf C11]**|| Programmation parallèle multi-tâches et synchro || **TD11[[BR]] TP11**|| mémoire virtuelle [[BR]] Rattrapage || Switch || |
| 25 | || 45|||||||||| **Partiel corrigé** Amphi A2 || |
| 26 | || 46|| **[htdocs:cours/almo_2018_7.pdf C7]**[[BR]]Amphi A2||Accès aux périphériques : ICU, TTY, TIMER || **TD7[[BR]] TP7**|| Analyse GIET [[BR]] Communications par interruptions || Cache || |
| 27 | || 47|| **[htdocs:cours/almo_2018_8.pdf C8]**[[BR]]Amphi 56B|| Périphériques DMA : contrôleurs disque et réseau || **TD8[[BR]] TP8**|| Périphériques DMA [[BR]] contrôleurs IOC, DMA et FB || || |
| 28 | || 48|| **[htdocs:cours/almo_2018_9.pdf C9]**[[BR]]Amphi 56B|| Multiplexage temporel & Commutation de tâches || **TD9[[BR]] TP9**|| Commutation de tâches [[BR]] Commutation de tâches || Giet || |
| 29 | || 49|| **[htdocs:cours/almo_2018_10.pdf C10]**[[BR]]Amphi 56B|| Principe Mémoire Virtuelle et MMU/TLB || **TD10[[BR]] TP10**|| Partage du bus système [[BR]] Architecture multi-processeur || || |
| 30 | || 50|| **[htdocs:cours/almo_2018_11.pdf C11]**[[BR]]Amphi 56B|| Programmation parallèle multi-tâches et synchro || **TD11[[BR]] TP11**|| mémoire virtuelle [[BR]] Rattrapage || Switch || |