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Examen2010
v1 v2 1 1 2 = Architecture des Systèmes Intégrés et Optimisations=2 = Architecture des Processeurs et Optimisation = 3 3 4 == Décembre 2010 4 == Décembre 2010 – Documents autorisés – Durée 2h == 5 5 6 6 Utiliser impérativement les feuilles quadrillées fournies pour les schémas. … … 20 20 21 21 for (i = 0; i != size; i++) { 22 red_img [i] = img[i] >> 16;23 grn_img [i] = img[i] >> 8;24 blu_img [i] = img[i];22 red_img[i] = img[i] >> 16; 23 grn_img[i] = img[i] >> 8; 24 blu_img[i] = img[i]; 25 25 } 26 26 } … … 33 33 Loop : 34 34 Lw r10, 0(r4) 35 Srl r11, r10, 35 Srl r11, r10, 8 36 36 Srl r12, r10, 16 37 37 Sb r12, 0(r5) 38 38 Sb r11, 0(r6) 39 39 Sb r10, 0(r7) 40 Addiu r5 , r5 ,141 Addiu r6 , r6 ,142 Addiu r7 , r7 ,143 Addiu r4 , r4 ,444 Bne r4 , r8, Loop40 Addiu r5, r5, 1 41 Addiu r6, r6, 1 42 Addiu r7, r7, 1 43 Addiu r4, r4, 4 44 Bne r4, r8, Loop 45 45 Nop 46 46 }}} … … 67 67 '''1er cas:''' 68 68 69 Le cache de données est un cache Write Through à correspondance directe. Il a une capacité de 4 Koctets. Un bloc du cache contient 16 octets. En cas de Hit, il faut 1 cycle pour accéder au cache. En cas de Miss, il faut en moyenne 11 cycles pour recevoir le bloc manquent et l'enregistrer dans les mémoires du cache. Puis, il faut 1 cycle supplémentaire pour répondre au processeur 69 Le cache de données est un cache Write Through à correspondance directe. Il a une capacité de 4 Koctets. Un bloc du cache contient 16 octets. En cas de Hit, il faut 1 cycle pour accéder au cache. En cas de Miss, il faut en moyenne 11 cycles pour recevoir le bloc manquent et l'enregistrer dans les mémoires du cache. Puis, il faut 1 cycle supplémentaire pour répondre au processeur. 70 70 71 71 Dans un premier temps, on ne s'intéresse qu'aux lectures en ignorant l'effet des écritures.