Changes between Version 1 and Version 2 of Archi3TP2

Timestamp:

Oct 20, 2015, 2:17:24 PM (10 years ago)

Author:

meunier

Comment:

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Archi3TP2

@@ -6 +6 @@
 L'objectif de ce TP est de comprendre l'implémentation d'un protocole de cohérence de cache de type write-back MESI.
 
-Pour cela, on demande l'écriture des machines d'états d'un controlleur de cache L1 write-through et du controlleur mémoire associé, comme lors du TP1.
-
+Pour cela, on demande l'écriture des machines d'états d'un controlleur de cache L1 write-back et du controlleur mémoire associé, comme lors du TP1.
 
 == 1. Spécification ==
 
-Dessinez sur une feuille (ou sur un logiciel adapté) les machines d'état du cache L1 write-back MESI et du contrôleur mémoire associé. Comme pour le TP1, on s'intéresse pour ce TP uniquement à la partie données du cache. De plus, on ne s'intéresse pas aux requêtes à des adresses non cachées : on suppose donc que toutes les requêtes sont à des adresses cachées.
+Dans cette première partie, il vous est demandé de dessiner sur une feuille (ou sur un logiciel adapté) les machines d'état du cache L1 write-through à invalidations et du contrôleur mémoire associé. La liste des états vous est donnée ci-dessous, il faut donc remplir chaque état avec les actions qui y sont associées et représenter les transitions entre états. Pour représenter les actions, vous pouvez utiliser du français ou du pseudo-code.
+Liste des états du contrôleur de cache :
 
-Ce dessin fera partie du rendu.
+
+
+{{{
+IDLE,         // Détecter les requêtes d'invalidation et du processeur, répondre aux lectures qui font hit
+WRITE_UPDATE, // Après une écriture : mettre à jour le cache, répondre au processeur
+MISS,         // Envoyer une requête de miss (au sens large)
+WRITE_BACK,   // Envoyer une requête d'écriture pour évincer une ligne dirty
+MISS_WAIT,    // Attendre la réponse à un miss et la traiter
+INVAL         // Traiter une requête d'invalidation
+}}}
+
+
+Liste des états du contrôleur mémoire :
+
+{{{
+IDLE,       // Traiter les requêtes qui arrivent
+READ_LINE,  // Tester si l'envoi d'invalidation est requis
+GETM,       // Tester si l'envoi d'invalidation est requis
+WRITE_LINE, // Répondre à une requête d'écriture, mettre à jour les données du cache (suite à une requête de write-back)
+INVAL,      // Initialiser l'envoi d'invlidations
+INVAL_SEND, // Envoyer les invalidations
+INVAL_WAIT, // Attendre les réponses aux invalidations envoyées
+DIR_UPDATE, // Mettre à jour les meta-données du cache
+RSP_GETM,   // Répondre à une requête GETM ou GETM_LINE
+RSP_READ    // Répondre à une requête de MISS
+}}}
+
+Comme pour le TP1, ce schéma fera partie du rendu.
 
 
 == 2. Prise en main des sources ==
 
-Vous pouvez réutiliser les packages importés pour le TP1. Il suffit de changer l'instance des contrôleurs de cache et mémoire dans le fichier topcells/Top2Procs.java :
+Vous pouvez réutiliser les packages importés pour le TP1. Il suffit de changer l'instance des contrôleurs de cache et mémoire dans les fichiers de topcell (par exemple, topcells/Top2Procs.java) :
  * `MemController memCtrl = new MemWtiController` -> `MemController memCtrl = new MemMesiController`
  * `L1Controller l1Ctrl = new L1WtiController` -> `L1Controller l1Ctrl = new L1MesiController`
 
-La figure ci-dessous présente un diagramme objet simplifié pour une architecture avec deux processeurs / caches L1 et un banc mémoire.
+Le schéma du diagramme objet donné pour le TP1 est redonné ci-dessous :
 
 [[Image(diagramme_objet.svg)]]