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Timestamp:

Jun 9, 2020, 10:20:48 PM (5 years ago)

Author:

alain

Comment:

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MultiCourseTP9_QR

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-= QUESTIONS sur le TP9 / Applications parallèles coopératives =
+= QUESTIONS sur le TP9 / Synchronisation dans les applications parallèles coopératives =
 
 == Q1) Pourquoi le mécanisme de synchronisation par bascule SET/RESET ne nécessite-t-il pas d'instructions assembleur spéciales ? ==
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 == Q4) == Comment les instructions ''ll/sc'' sont-elles implémentées dans le matériel matériel ? ==
 
+Conceptuellement, la mise sous surveillance d'une adresse X devrait être réalisée par le contrôleur mémoire, qui centralise toutes les requêtes de lecture ou d'écriture.
 
+Mais en pratique, dans les architectures à base de bus permettant le scoop (c'est à dire la possibilité pour n'importe quel maître de surveiller ce que font les autres maîtres), l'enregistrement des requêtes de mise sous surveillance peur être distribuée dans chacun des contrôleurs de cache L1, et c'est ce qui est fait par le contrôleur de cache L1 utilisé dans l'UE Multi, comme cela peut être vérifié
+en analysant le comportement des 4 automates contenus dans ce composant matériel.
+
+Plus précisément, l'exécution d'une instruction ''ll(X)'' par un coeur se traduit par une requête de type LL vers l'automate DCACHE_FSM du contrôleur de cache. Cet automate enregistre l'adresse X dans un registre spécifique LLSC_ADDR, ainsi que la validité de cette requête dans  une bascule  LLSC_VALID, envoie une requête de lecture non cachable  vers l'automate PIBUS_FSM, et gèle le coeur en attendant la réponse de la mémoire. Si l'automate SNOOP_FSM détecte qu'un autre coeur effectue une écriture à une adresse X enregistrée dans les registres LLSC_ADDR et LLSC_VALID, celle ci est invalidée.
+Par ailleurs, l'exécution d'un instruction ''sc(X)'' par un coeur se traduit par une requête de type LL vers l'automate DCACHE_FSM du contrôleur de cache. Si il existe une requête LLSC valide dans les registres LLSC_ADDR et LLSC_VALID, c'est un succès, et cet automate envoie une requête d'écriture vers l'automate PIBUS_FSM. Sinon, l'automate DCACHE_FSM retourne directement une réponse d'échec au coeur demandeur. 
 
 == Q5) L'instruction assembleur ''sync'' empêche le re-ordonnancement des instructions par le processeur lui-même. Plus précisément toutes les instructions de lecture ou d'écriture en mémoire placées avant l'instruction ''sync'' sont garanties être effectivement exécutée AVANT l'exécution de la première instruction de lecture/écriture placée après l'instruction sync. Comment l'instruction assembleur ''sync'' est-elle implémentée dans le matériel ? ==