Changes between Version 11 and Version 12 of SoclibCourseTp1


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Aug 31, 2009, 3:17:51 PM (16 years ago)
Author:
alain
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  • SoclibCourseTp1

    v11 v12  
    2626
    2727== 2.1 Canal de communication FIFO ==
     28
     29Le canal de communication FIFO implante un protocole de communication très simple supportant le contrôle de flux.
     30
     31[[Image(soclib_tp1_fig2_fifo.png)]]
     32
     33Chacune des deux entités communicantes considère que son interlocuteur est une simple FIFO. Une FIFO est une mémoire double accès de type First-In-First-Out sans adressage explicite. Le producteur peut écrire dans la FIFO lorsqu'elle n'est pas pleine (WOK peut être considéré comme un signal d'état de la FIFO signifiant FIFO non pleine). Le producteur peut lire une donnée dans la FIFO lorsque celle-ci n'est pas vide
     34(ROK peut être considéré comme un signal d'état de la FIFO signifiant FIFO non vide).
     35
     36Attention : Il n'y a pas de mécanisme de ''handshacking'' : le producteur n'a pas besoin de consulter la consommateur
     37pour envoyer un ordre d'écriture (c'est à dire W = true). De même, le consommateur n'a pas besoin de consulter le producteur pour envoyer un ordre de lecture (c'est à dire R = true). Simplement, une donnée est effectivement transmise à chaque cycle où les deux  signaux R_WOK et W_ROK ont simultanément la valeur true.
     38Ce protocole supporte un débit maximal d'une donnée par cycle, et permet à chacun des interlocuteurs d'interrompre la transmission quand il n'est pas prêt.
     39
     40Un des avantages de ce protocole est que les deux composants communicants se comportent tous les deux comme des automates de Moore : les 3 signaux R_WOK, W_ROK et DATA ne dépendent que de l'état interne de l'émetteur.
     41Dans ce protocole, une donnée est effectivement échangée à tous les cycles où le producteur
    2842
    2943== 2.2 Composant ''fifo_lcd_coprocessor'' ==
     
    5670qui dépendent de la disponibilité du composant fifo_lcd_master.
    5771
    58 [[Image( )]]
     72[[Image(soclib_tp1_fig3_coprocessor.png)]]
    5973
    6074Outre le registre d'état de l'automate ''r_fsm'', cet automate contrôle donc deux autres registres ''r_opa" et ''r_opb''
     
    8195la séquence de valeurs aléatoires), modélisé comme un automate à 5 états :
    8296
    83 [[Image( )]]
     97[[Image(soclib_tp1_fig4_master.png)]]
    8498
    8599Outre le registre d'état de l'automate ''r_fsm'', cet automate contrôle 5 autres registres : les registres ''r_opa'', ''r_opb'', et ''r_res'' permettent de stocker respectivement  les deux opérandes et le résultat du calcul. Le registre