Changes between Version 29 and Version 30 of SoclibCourseTp2

Timestamp:

Nov 28, 2010, 2:45:15 PM (15 years ago)

Author:

alain

Comment:

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SoclibCourseTp2

@@ -264 +264 @@
 
 Pour valider les modèles de simulation des composants `VciGcdMaster` et `VciGcdCoprocessor`, 
-on construit une architecture minimale ne contenant que deux composants matériels, conformément au schéma ci-dessous :
+on construit une architecture minimale ne contenant qu'un seul initiateur et une seule cible. Comme il n'y a qu'un initiateur,
+il ne peut pas y avoir de conflit d'accès au bus, et comme il n'y a qu'une seule cible, il n'y a pas besoin de décoder les bits
+de poids fort de l'adresse pour router la commande. On n'a donc pas besoin d'utiliser le composant 'vci_vgsb'.
+
 
 [[Image(soclib_tp2_simple_archi.png)]]
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 `address_masking_table.o` (en plus des fichiers objet correspondant aux deux composants matériels
 
-Le lancement du simulateur doit vous fournir la même trace d'exécution que celle que obtenue dans le TP1, puisque 
-les calculs effectués sont les mêmes (seul le protocole de communication a changé.
+Le lancement du simulateur doit vous fournir les mêmes résultats que ceux obtenus dans le TP1, puisque 
+les calculs effectués sont les mêmes (seul le protocole de communication a changé).
 
 En cas de difficulté, vous pouvez obtenir une trace détaillée (cycle par cycle) des valeurs contenues dans les registres.
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 puisque - une fois le bus alloué à un initiateur - les signaux de sortie dépendent combinatorement des signaux d'entrée.
 La latence minimale d'une transaction rafale de N mots VCI est de (N+1) cycles, dans le cas où la cible répond immédiatement.
-Du point de vue latence et bande passante, ce composant se comporte comme le PIbus.   
+Du point de vue latence (durée d'une transaction) et bande passante (nombre d'octets transférés par cycle), ce composant se comporte comme le PIbus.   
 
 [[Image(soclib_tp2_bus.png)]]