Changes between Version 4 and Version 5 of SoclibCourseTp3

Timestamp:

Sep 12, 2009, 11:17:09 PM (15 years ago)

Author:

alain

Comment:

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SoclibCourseTp3

@@ -7 +7 @@
 = 1 Objectif =
 
-L'objectif de ce troisième TP est d'introduire des processeurs programmables dans les architectures modélisées.
-Les initiateurs ''cablés'' utilisés dans les deux premiers TPs sont remplacés par des processeurs programmables
-(avec leurs caches L1 : cache de données et cache d'instructions). On utilisera des processeurs RISC 32 bits, car ce type
-de processeur possède un excellent rendement énergétique.
+L'objectif de ce troisième TP est d'introduire des processeurs programmables dans les architectures modélisées,
+puisque, pour des raisons de flexibilité et de re-utilisation des plate-formes matérielles, les concepteurs
+de systèmes intégrés essaient de réaliser le plus grand nombre possible de fonctions en logiciel, sur des processeurs
+généralistes, ou sur des processeurs de traitement du signal.
+
+On utilisera des processeurs RISC 32 bits, car ce type de processeur possède un très bon rapport (puissance de calcul) / (consommation énergétique).
+
 On introduira également dans l'architecture les mémoires embarquées contenant le code binaire
-de l'application logicielle, ainsi que les données manipulées par le programme. 
+et les données de l'application logicielle. 
 
 = 2 Architecture matérielle cible =
@@ -18 +21 @@
 La première architecture modélisée dans ce TP comporte un seul initiateur VCI et 4 cibles VCI :
 
-[[Image(soclib_tp3_archi_mono)]]
+[[Image(soclib_tp3_archi.png)]]
 
  * '''mips32''' est un processeur MIPS32 avec ses caches L1. On utilise le composant ''!VciXcacheWrapper''