Changes between Version 30 and Version 31 of SoclibCourseTp6

Timestamp:

Dec 27, 2013, 8:31:22 PM (12 years ago)

Author:

alain

Comment:

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SoclibCourseTp6

@@ -30 +30 @@
 }}}
 
-'''Question''' : Combien de cycles faut-il pour lire sur disque et afficher une image? Combien cela représente-t-il de cycles par pixel?
+'''Question''' : En moyennant sur plusieurs images, évaluez le nombre de cycles nécessaires pour lire sur disque et afficher une image? Combien cela représente-t-il de cycles par pixel?
 
-Vous pouvez consulter le code du composant !VciXcacheWrapper  [https://www.soclib.fr/trac/dev/wiki/Component/VciXcacheWrapper ici], en cliquant sur les liens définis dans la
-section 2 (CABA implementation).
+Vous pouvez consulter le code du composant !VciXcacheWrapper  [https://www.soclib.fr/trac/dev/wiki/Component/VciXcacheWrapper ici], en cliquant sur les liens définis dans la section 2 (CABA implementation).
 
 Ce composant utilise deux classes C++ pour représenter d'une part le tampon d'écritures postées 
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 ([https://www.soclib.fr/trac/dev/browser/trunk/soclib/soclib/lib/generic_cache/include generic_cache]).
 
-Il faut lire le code du contrôleur de cache pour répondre aux questions suivantes:
+Prenez le temps de lire le code du contrôleur de cache pour répondre aux questions suivantes:
 
 '''Question''' : Comment est implémenté l'interface entre le contrôleur de cache et l'ISS (Instruction Set Simulator) représentant le processeur?
 
-'''Question''' : Quels sont les deux conditions de sortie de l'état IDLE de l'automate ICACHE_FSM ?
+== automate ICACHE ==
+
+'''Question''' : Quels sont les conditions de sortie vers les deux états successeurs possibles de l'état IDLE de l'automate ICACHE_FSM ?
 
 '''Question''' : Si la réponse VCI à une lecture d'instruction signale une erreur d'adressage, comment cette erreur est-elle signalée au processeur? 
 
-'''Question''' : Quelles sont les six conditions de sortie de l'état IDLE de l'automate DCACHE_FSM ? Quelles sont les deux requêtes spéciales (autres que des lectures ou des écritures en mémoire) qui sont acceptées par ce composant ?
+'''Question'''  : Donner l'expression de la condition ''irsp.valid'' (réponse valide à une requête de lecture instruction en provenance du processeur).
 
-'''Question''' : Si la réponse VCI à une lecture de donnée signale une erreur d'adressage, comment cette erreur est-elle
-sinalée au processeur? Comment est signalée une erreur d'adressage  suite une écriture ?
+'''Question''' : représentez le graphe des transitions de l'automate ICACHE.
 
-'''Question''' : Représenter graphiquement les graphes de transition des 4 automates ICACHE_FSM, DCACHE_FSM, CMD_FSM, RSP_FSM.
+== automate DCACHE ==
 
-'''Question''' : Quelles sont les 5 types de transactions VCI qui peuvent être émises par ce contrôleur de cache ?
-Puisque ce contrôleur de cache possède un seul port VCI initiateur, l'automate CMD_FSM  doit respecter une priorité en cas de requêtes simultanées. Quelle est la politique de priorité implémentée par ce contrôleur ?
+'''Question''' : Quelles sont les conditions de sortie vers les six états successeurs possibles de l'état IDLE de l'automate DCACHE_FSM ? Quelles sont les deux requêtes spéciales (autres que des lectures ou des écritures en mémoire) qui sont acceptées par ce composant ?
+
+'''Question''' : Quelle est l'utilité de l'état DCACHE_MISS_SELECT?
+
+'''Question''' : Si la réponse VCI à une lecture de donnée signale une erreur d'adressage, comment cette erreur est-elle signalée au processeur? Comment est signalée une erreur d'adressage  suite une écriture ?
+
+'''Question''' : Quels sont les états successeurs possibles de l'état DCACHE_WRITE_REQ?
+
+'''Question''' : Donner l'expression de la condition ''drsp.valid'' (réponse valide à une requête de lecture ou d'écriture de donnée en provenance du processeu)? 
+
+'''Question''' : représentez le graphe des transitions de l'automate DCACHE.
+
+== automate VCI_CMD ==
+
+'''Question''' : L'automate VCI_CMD peut être décrit comme un serveur. Quels sont ses clients? Quelle est la politique de priorité implémentée par ce contrôleur en cas de requête simultanée par différents clients?
+
+'''Question''' : Quelles sont les 5 types de transactions VCI qui peuvent être émises par cet automate?
+
+'''Question''' : Quelles sont les conditions de sortie vers les états successeurs de l'état IDLE?
 
 '''Question''' : En consultant le code de l'objet write_buffer, expliquez le fonctionnement du tampon d'écritures postées. A quelle condition une transaction d'écriture VCI aura-t-elle une longueur supérieure à un flit?
 
-'''Question'''  : Donner l'expression de la condition ''irsp.valid'' (réponse valide à une requête de lecture instruction en provenance du processeu)?
+'''Question''' : représentez le graphe des transitions de l'automate VCI_CMD.
 
-'''Question''' : Donner l'expression de la condition ''drsp.valid'' (réponse valide à une requête de lecture ou d'écriture de donnée en provenance du processeu)? 
+== automate VCI_RSP ==
+
+'''Question''' : Quelles sont les conditions de sortie vers les états successeurs de l'état IDLE?
+
+'''Question''' : Comment l'automate VCI_RSP communique-t-il avec les deux automates DCACHE et ICACHE?
+Comment signale-t-il une éventuelle erreur de lecture reportée par la cible VCI?
+
+'''Question''' : Comment l'automate VCI_RSP signale-t-il la fin d'une transaction d'écriture au  tampon d'écritures? A quoi sert cette signalisation? Comment signale-t-il une erreur d'écriture reportée par la cible VCI? 
+
+'''Question''' : Représenter le graphe des transitions de l'automates VCI_RSP.
 
 = 3 Instrumentation =