Changes between Version 3 and Version 4 of ToolsCourseTp4
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ToolsCourseTp4
v3 v4 8 8 9 9 10 Le chemin de données est formé de la logique régulière du circuit. Afin de profiter 11 de cette régularité, on génère la liste de signaux sous forme d'opérateurs vectoriels (ou 10 Le chemin de données est formé de la logique régulière du circuit. 11 12 Afin de profiter de cette régularité, on génère la liste de signaux sous forme d'opérateurs vectoriels (ou 12 13 colonnes) via les macro-fonctions de l'outil Stratus. 13 14 14 Cela permet d'économiser de la 15 place en utilisant plusieurs fois le même matériel. Par exemple, le NOT d'un mux de n 16 bits est instancié une seule fois pour ces n bits... 15 Cela permet d'économiser de la place en utilisant plusieurs fois le même matériel. Par exemple, le NOT d'un mux de n bits est instancié une seule fois pour ces n bits... 16 17 17 18 18 19 19 20 20 21 = 1 Exemple de description avec Stratus = 22 23 21 24 Considérons le circuit suivant : 22 25 a … … 25 28 26 29 Chacune des portes occupe une colonne, une colonne permettant de traiter un ensemble 27 de bits pour un même opérateur. La première ligne représente le bit 3, la derni 28 ère le bit 0. 30 de bits pour un même opérateur. La première ligne représente le bit 3, la dernière le bit 0. 29 31 30 32 … … 143 145 144 146 145 Note : Stratus étant issu du langage Python, il faut apporter une grande importance 147 Note : Stratus étant issu du langage Python, il faut apporter une grande importance à l'indentation. 146 148 147 148 à l'indentation. Un bon conseil, n'utilisez pas de tabulations (ou alors configurez 149 Un bon conseil, n'utilisez pas de tabulations (ou alors configurez 149 150 vos éditeurs pour qu'ils transforment automatiquement les tabulations en espaces). 150 151 151 152 153 152 154 = 2 Description du chemin de données = 155 156 153 157 154 158 … … 173 177 Valider la liste de signaux de la même manière que pour la partie contrôle. 174 178 175 Supprimer 176 le fichier CATAL et simuler le circuit avec asimut. 179 Supprimer le fichier CATAL et simuler le circuit avec asimut. 180 177 181 {{{ 178 182 > asimut -zerodelay amd2901_chip pattern resultat 179 183 }}} 180 184 181 = 8Rapport =185 = 3 Rapport = 182 186 183 Il s'agit simplement de décrire votre travail fait en TP.187 Il s'agit simplement de décrire votre travail fait en TP. 184 188 185 Décrivez les différentes étapes menant à la netlist fifinale pour le digicode et l'Amd2901 189 Décrivez les différentes étapes menant à la netlist finale pour le digicode et l'Amd2901 190 186 191 (le compteur 5 bits vous est épargné). 187 192