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Timestamp:

Oct 7, 2007, 9:49:20 PM (18 years ago)

Author:

alain

Comment:

--

ToolsCourseTp7

@@ -5 +5 @@
 }}}
 [[PageOutline]]
+
+= 1 Objectif =
  
-Nous avons vu comment dessiner entièrement une cellule. Nous allons maintenant réaliser une
-cellule plus avancée nécessitant un routage manuel "overcell".
-== 1 Explications ==
-Le but est de créer un compteur de bits tel que décrit ci-dessous.
+Nous avons vu dans le TP6 comment dessiner une cellule précaractérisée. 
+Le but de ce TP7 est de réaliser le dessin des masques d'un bloc combinatoire
+résultant de l'intreconnexion d'une quinzaine de cellules de la biblioyhèque '''SXLIB'''.
+
+On va donc effectuer ''à la main'' (c'est à dire en utilisant l'éditeur interactif '''graal'''),
+le placement et le routage de cet opérateur, pour mieux comprendre les problèmes
+que doivent résoudre les outils de placement/routage automatiques.
+
+= 2 Spécification fonctionnelle =
+ 
+On souhaite réaliser le décodeur 3 vers 4 tel que décrit ci-dessous.
+
 [[Image(compteur.jpg,nolink)]]
 
 La sortie Zi prend la valeur 1 quand le nombre de bits d'entrée ayant la valeur 1 est
 égal à i. Les 3 autres sorties prennent la valeur 0.
+
 Les équations sont les suivantes:
     * Z0=/A./B/./C
@@ -26 +37 @@
 [[Image(schema.jpg,nolink)]]
 
-Nous avons vu comment dessiner entièrement une cellule puis comment réaliser
-une cellule simple instanciant d'autres cellules. Nous allons maintenant réaliser une
-cellule plus avancée nécessitant un routage manuel "overcell".
-
-
-
-
-Notre cellule finale contiendra donc 10 portes NAND3 et 5 inverseurs. Regardons
+Le bloc à raliser contient donc 10 portes NAND3 et 5 inverseurs. Regardons
 plus précisément les caractéristiques de chaque cellule :
 
@@ -49 +53 @@
 [[Image(tp3.jpg,nolink)]]
 
-Ces cellules précaractérisées sont conçues pour être aboutables dans les deux directions
-X et Y. On souhaite avoir le placement suivant de notre cellule :
+On propose le placement ci-dessous pour cet opérateur, mais vous pouvez
+choisir un autre placement si vous le souhaitez :
 
 [[Image(place.jpg,nolink)]]
 
-
-Ci-dessous un exemple de routage "overcell" pour la génération du signal de sortie
+Le dessin ci-dessous illustre un exemple de routage "overcell" pour la génération d'un signal de sortie
 [[Image(routage.jpg,nolink)]]
 
 
-== 2 Travail à effectuer ==
-  * Décrire le comportement de la cellule compteur de bits dans un fichier .vbe
-  * Saisir sous '''GRAAL''' le dessin de la cellule en instanciant des portes inv_x1 et
-    na3_x1 de la sxlib
-  * Dessiner sous '''GRAAL''' le routage "overcell" 
-  * Valider les règles de dessin symbolique en lançant DRUC sous '''GRAAL'''
+= 3 Saisie du schéma =
 
-  * Extraire la netlist de l'inverseur au format .al avec '''COUGAR'''
+Utiliser le langage '''STRATUS''' pour décrire le schéma proposé ci dessus, et générer le fichier 
+'decodeur'.vst'' correspondant à la description structurelle VHDL de cet opérateur.
+Valider ce schéma en écrivant quelques stimuli, et en simulant sous '''asimut'''.
+
+
+= 4 Placement / Routage =
+
+ Saisir sous '''graal''' le dessin du bloc ''decoder'' en instanciant les 5 portes inv_x1 et
+ les 10 portes na3_x1.
+ Dessiner les fils de routage sous '''graal''', puis vérifier l'absence de violation des règles de dessin. le routage "overcell" 
+ en lançant le vérificateur de règles de dessin '''druc''' sous '''graal'''.
+Pour que cette vérification soit significative, il faut préalablement "mettre à plat"
+le bloc ''decoder'', en utilisant la commande ''real flat''.
+
+= 5 Validation du routage =
+
+Extraire la netlist du bloc ''decoder'' au format .al avec l'outil '''COUGAR''',
+mais sans descendre au niveau des transistors : On veut obtenir une ''net-list'' de cellules,
+et non une ''net-list'' de transistors.
+
+Vérifier que les deux net-lists définies par les fichiers decoder.vst et ''decoder.al'' sont isomorphes
+en utilisant l'outil '''lvx'''.