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ToolsCourseTp7
v53 v54 38 38 [[Image(schema.jpg,nolink)]] 39 39 40 Le bloc à r aliser contient donc 10 portes NAND3 et 5 inverseurs. Regardons40 Le bloc à réaliser contient donc 10 portes NAND3 et 5 inverseurs. Regardons 41 41 plus précisément les caractéristiques de chaque cellule : 42 42 … … 59 59 [[Image(place.jpg,nolink)]] 60 60 61 Le dessin ci-dessous illustre un exemple de routage pour un signal de sortie 61 Le dessin ci-dessous illustre un routage partiel correspondant à quelques signaux 62 et utilisant des fils de Metal2 , Metal3, ainsi que des via12 et des vias23. 63 62 64 [[Image(routage.jpg,nolink)]] 63 64 65 65 66 = 3 Saisie du schéma = 66 67 67 68 Utiliser le langage '''STRATUS''' pour décrire le schéma proposé ci dessus, et générer le fichier 68 ' decodeur'.vst'' correspondant à la description structurelle VHDL de cet opérateur.69 ''decodeur.vst'' correspondant à la description structurelle VHDL de cet opérateur. 69 70 Valider ce schéma en écrivant quelques stimuli, et en simulant sous '''asimut'''. 70 71 … … 72 73 = 4 Placement / Routage = 73 74 74 Saisir sous '''graal''' le dessin du bloc ''decoder'' en instanciant les 5 portes inv_x1 et 75 les 10 portes na3_x1. 76 Dessiner les fils de routage sous '''graal''', puis vérifier l'absence de violation des règles de dessin. le routage "overcell" 77 en lançant le vérificateur de règles de dessin '''druc''' sous '''graal'''. 75 Saisir sous '''graal''' le dessin du bloc ''decoder'' en instanciant les 5 portes inv_x1 et 76 les 10 portes na3_x1. 77 Dessiner les fils de routage sous '''graal''', et utiliser la commande ''equi'' pour vérifier 78 la connectivité de chacun des signaux. 79 80 Vérifier l'absence de violation des règles de dessin 81 en lançant la commande ''druc'' sous '''graal'''. 78 82 Pour que cette vérification soit significative, il faut préalablement "mettre à plat" 79 83 le bloc ''decoder'', en utilisant la commande ''real flat''. … … 81 85 = 5 Validation du routage = 82 86 83 Extraire la netlist du bloc ''decoder'' au format .al avec l'outil ''' COUGAR''',87 Extraire la netlist du bloc ''decoder'' au format .al avec l'outil '''cougar''', 84 88 mais sans descendre au niveau des transistors : On veut obtenir une ''net-list'' de cellules, 85 89 et non une ''net-list'' de transistors.
