Changes between Version 12 and Version 13 of ToolsCourseTp8

Timestamp:

Oct 7, 2007, 11:59:28 PM (17 years ago)

Author:

alain

Comment:

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ToolsCourseTp8

@@ -13 +13 @@
 dessin des masques du circuit AM2901.
 
-Le TP4 vous a permis d'utiliser le langage '''STRATUS''' pour décrire la netlist hiérarchique 
+Le TP4 vous a permis d'utiliser le langage '''stratus''' pour décrire la netlist hiérarchique 
 du circuit AM2901.
 
-On va maintenant utiliser le langage '''STRATUS''' pour introduire des directives de placement
+On va maintenant utiliser le langage '''stratus''' pour introduire des directives de placement
 dans les différents fichiers ''.py'' décrivant  la ''net-list''.
 
@@ -25 +25 @@
 On va également définir le placement des plots d'entrée/sortie sur la périphérie du circuit.
 
-Par ailleurs, on va également utiliser STRATUS pour effectuer le routage de certains signaux 
+Par ailleurs, on va également utiliser '''stratus''' pour effectuer le routage de certains signaux 
 particuliers comme les alimentations VSS et VDD.
 
@@ -205 +205 @@
 = 8 Placement de la logique irrégulière =
 
-C'est le placeur '''Mistral''' qui se charge de placer automatiquement les cellules non encore placées.
+C'est le placeur '''mistral''' qui se charge de placer automatiquement les cellules non encore placées.
 Il détecte quelles sont les cellules qui n'ont pas été placées et complète le placement en
-utilisant les zones "vides". Pour appeler le placeur '''Mistral''', vous devez faire appel à la
+utilisant les zones "vides". Pour appeler le placeur '''mistral''', vous devez faire appel à la
 fonction ''!PlaceGlue ()''
 
@@ -237 +237 @@
 }}}
 
- == 6.4 Routage des signaux d'horloge ==
-
-Vous devez utiliser la fonction !RouteCk () qui route le signal d'horloge.
+= 9 Routage des signaux d'horloge =
+
+Vous devez utiliser la fonction !RouteCk () qui construit le réseau maillé
+correspondant au signal d'horloge interne,
+
 Vérifiez le résultat :
 {{{
@@ -247 +249 @@
 [[Image(zoomCk.jpg,nolink)]]
 
- == 6.5 Routage des signaux logiques ==
-Routez automatiquement tous les signaux autres que le signal d'horloge et les signaux
-d'alimentation en utilisant NERO de la manière suivante :
+= 10 Routage des signaux logiques =
+
+L'appel au routeur automatique '''nero''' n'est pas encore intégré dans le langage '''stratus'''.
+Pour effectuer le routage de tous les signaux autres que le signal d'horloge et les signaux
+d'alimentation, il faut lancer '''nero''' de la manière suivante :
 {{{
 > nero -V -p amd2901_chip amd2901_chip amd2901_chip_r
 }}}
 
-L'option -p indique que vous transmettez un placement, à savoir celui du chip. Le
-troisième argument est la netlist du chip, le quatrième est le fichier résultat.
-
-
-NOTA BENE : La variable '''MBK_CATA_LIB''' ne doit contenir qu'une seule fois les
-chemins d'accès aux bibliothèques.
-
-== 6.6 Validation du chip ==
+L'option -p indique que vous fournissez un fichier de placement en argument. Le
+deuxième argument est le fichier définissant la ''net-list'', le troisième est le
+nom du fichier résultat.
+
+= 11 Validation =
 
   
- *  On validera le travail de '''NERO''' avec les outils '''DRUC''', '''COUGAR''' et '''LVX'''.
+ *  On validera le routage en utilisant les les outils '''druc''', '''cougar''' et '''lvx''',
+comme cela a été fait dans le TP7.
+
 {{{
 > druc amd2901_chip_r
@@ -272 +275 @@
 }}}
 
-  *  Simulez à nouveau la netlist extraite avec '''ASIMUT'''. Précisez le format de la netlist
+  *  Vous pouvez resimuler la netlist extraite avec '''asimut'''. Précisez le format de la netlist
 dans la variable d'entrée '''MBK_IN_LO''' avant la simulation.
 {{{
@@ -279 +282 @@
 
  '''Faites attention au fichier CATAL!'''
-  * Pour connaitre le nombre de transistors, on effectue une extraction du circuit au niveau
- transistor :
+
+  * Pour connaitre le nombre de transistors, on peut effectuer une extraction au niveau transistors :
 {{{
 > cougar -v -t amd2901_chip_r amd2901_chip_r_t
 }}}
 
- = Conclusion =
+= 12 Conclusion =
+
 Ce TP vous a permis de passer par la plupart des étapes nécessaires à la conception
-"back-end" et la validation d'un circuit réalisé en cellules précaractérisées avec préplacement
+physique d'un circuit réalisé en cellules précaractérisées avec préplacement
 des parties régulières.
 
 Ces mêmes outils seront utilisés pour laréalisation du processeur MIPS R3000.
+
 Le compte-rendu du TP doit comporter :
 
 Vos logins, vos noms et prénoms, et vos répertoires de travail pour ce TP (laissez
 libre accès à vos répertoires en lecture !).
-Une description exacte de la méthodologie employée, incluant les éventuels probl
-èmes rencontrés.
-
- 
-Pour l'amd2901, décrivez le flot de conception. Quels choix avez-vous retenus
+
+Décrivez précisément le flot de conception. Quels choix avez-vous retenus
 pour le placement des colonnes du chemin de données, votre circuit est-il limité
 par les plots ou par la taille du coeur (pad limited ou core limited)... Quels
 sont les résultats donnés par lvx... Les schémas sont appréciés.
 
-Les Makeles du flot total. ( Les Makefiles seront testés à la fin de ce TP)
-NE PAS JOINDRE DE LISTINGS DE FICHIERS (SAUF LES MAKEFILES).
-Merci et bon courage !
-
-
+Fournissez es Makefiles du flot total. ( Les Makefiles seront testés à la fin de ce TP)
+NE PAS JOINDRE DE LISTINGS DE FICHIERS AUTRES QUE LES MAKEFILES.
+
+
+