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Dec 8, 2009, 10:58:32 AM (15 years ago)

Author:

cobell

Comment:

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ToolsTp4-2010

@@ +1 @@
+{{{
+#!html
+<h1> TP3 : Vue Physique</h1>
+}}}
+[[PageOutline]]
+
+= 1 Dessin de cellule =
+
+  == 1.1 Introduction ==
+
+Le but de cet exercice est le dessin sous '''GRAAL''' d'une Nand à 2 entrées.
+Les notions de cellules précaractérisées et de de gabarit seront introduites.
+
+Dans les TP précédents nous avons utilisé des cellules d'une bibliothèque.
+Cette bibliothèque peut être enrichie de nouvelles cellules grâce à l'éditeur '''GRAAL'''.
+
+'''GRAAL''' est un éditeur de layout symbolique intégrant le vérificateur de règles de dessin '''DRUC'''.
+
+Cet exercice a pour objectif de dessiner une cellule en tenant compte des [attachment:symb_rules00-1.pdf règles de dessin fournies].
+
+Remarque : certains outils utilisent un environnement technologique particulier.
+Il est désigné la variable d'environnement '''RDS_TECHNO_NAME''' qui doit être positionnée à ''opt/alliance/etc/cmos.rds'' :
+
+{{{
+> export RDS_TECHNO_NAME=/opt/alliance/etc/cmos.rds
+}}}
+
+  == 1.2 Outils utilisés ==
+
+    === GRAAL ===
+
+L'éditeur de layout '''GRAAL''' manipule plusieurs types d'objets différents que l'on peut créer avec le menu '''CREATE''' :
+  * les instances (importation de cellules physiques),
+  * les boîtes d'aboutement qui définissent les limites de la cellule,
+  * les segments : DiffN, DiffP, Poly, Alu1, Alu2 ...
+  * le CAluX est utilisé pour désigner une portion possible pour les connecteurs,
+  * les VIAs ou contacts :ContDiffN, ContDiffP, !ContPoly et Via Metal1/Metal2,
+  * les Big VIAs,
+  * les transistors : NMOS ou PMOS.
+
+'''GRAAL''' utilise la variable d'environnement '''GRAAL_TECHNO_NAME'''.
+Elle doit être positionnée à ''/opt/alliance/etc/cmos.graal'' :
+
+{{{
+> export GRAAL_TECHNO_NAME=/opt/alliance/etc/cmos.graal
+}}}
+
+    === COUGAR ===
+
+L'outil '''COUGAR''' est capable d'extraire la netlist d'un circuit aux formats '''.vst''' ou '''.al''' à partir d'une description au format '''.ap'''.
+
+Pour extraire au niveau transistor, la commande à utiliser est :
+{{{
+> cougar -t file1 file2
+}}}
+
+'''COUGAR''' utilise les variables d'environnement '''MBK_IN_PH''' et '''MBK_OUT_LO''' suivant les formats d'entrée et de sortie.
+Par exemple pour générer une netlist au format '''.al''' à partir d'une description '''.ap''' il faut écrire :
+{{{
+> export MBK_IN_PH=ap
+> export MBK_OUT_LO=al
+> cougar -t file1 file2
+}}}
+
+    === YAGLE ===
+
+L'outil ''' YAGLE ''' est capable d'extraire la description VHDL comportementale d'uncircuit au format '''.vhd''' à partir d'une ''netlist '' au format '''.al''' ''si celle-ci est au niveau transistor''.
+
+L'outil '''VASY''' permet de convertir une description VHDL comportementale du format '''.vhd''' au format '''.vbe'''.
+La commande à utiliser est :
+{{{
+> export MBK_IN_LO=al
+> export YAGLE_BEH_FORMAT=vbe
+> yagle -s file1 file2
+> vasy -a -I vhd file1 file2
+}}}
+
+Avant tout vous devez utiliser la commande :
+{{{
+> source avt_env.sh
+}}}
+
+avec le fichier [attachment:avt_env.sh avt_env.sh].
+Cette commande permet de mettre en place l'environnement nécessaire à l'utilisation de '''YAGLE'''.
+
+Les documentations pour cet outil se trouvent en :'''/users/soft/AvtTools2003/doc '''.
+
+    === PROOF ===
+
+Lorsqu'on veut prouver l'équivalence de deux descriptions comportementales de type ''dataflow'' d'un même circuit à n entrées, on peut simuler par '''asimut''' des vecteurs pour les deux descriptions et les comparer.
+Cette solution devient vite coûteuse en temps CPU et il vaut mieux faire appel à un outil de preuve formelle qui effectue la comparaison ''mathématique'' des deux réseaux booléens.
+'''PROOF''' réalise cette opération entre les description file1.vbe et file2.vbe par la commande :
+{{{
+> proof file1 file2
+}}}
+
+  == 1.3 Le gabarit sxlib ==
+
+  * Les cellules de la bibliothèque '''sxlib''' ont toutes une hauteur de 50 lambdas et une largeur multiple de 5 lambda.
+  * Les alimentations Vdd et Vss sont réalisées en Calu1 ;
+    elles ont une largeur de 6 lambdas et sont placées horizontalement en haut et en bas de la cellule.
+  * Les transistors P sont placés près du rail Vdd tandis que les transistors N sont placés près du rail Vss.
+  * Le caisson N doit avoir une hauteur de 24 lambdas :
+  * Les segments spéciaux CAluX (CAlu1, Calu2, CAlu3...) forment l'interface de la cellule et jouent le rôle de connecteurs "étalés".
+    Ils doivent obligatoirement être   placés sur une grille de 5x5 lambdas et peuvent se trouver n'importe où à l'intérieur de la cellule.
+  * Les segments spéciaux TAlux (TAlu1, TAlu2, ...) servent à désigner les obstacles au routeur Lorsque vous voulez protéger des segments AluX,
+    il faut les recouvrir ou les entourer de TAlux correspondant (même couche).
+    Les TAluX sont placés sur une grille au pas de 5 lambdas.
+  * La largeur minimale de CAlu1 est de 2 lambdas, plus 1 lambda pour l'extension.
+  * Les caissons N et P doivent être polarisés.
+    Il faut donc les relier respectivement à Vdd et à Vss.
+
+Le schéma de la figure suivante présente un résumé de ces contraintes :
+
+[[Image(gabarit_sxlib.jpg,nolink)]]
+
+  == 1.4 Travail à effectuer ==
+
+Le schéma théorique du Nand2 est présenté dans la figure suivante :
+
+[[Image(na2.jpg,nolink)]]
+
+Réaliser les étapes suivantes :
+
+    * Décrire le comportement de la cellule dans un fichier au format '''.vbe'''.
+    * Dessiner sur papier un stick-diagram.
+    * Saisir sous '''graal''' le dessin de la cellule en respectant le gabarit SXLIB.
+        * On utilisera les largeurs suivantes pour les transistors : WN = WP = 10.
+    * Valider les règles de dessin symbolique en lançant la commande '''DRUC''' sous graal.
+    * Utilisez la commande '''EQUI''' pour vérifier la connectivité des équipotentielles.
+    * Extraire la netlist de l'inverseur au format '''.al''' avec '''cougar'''.
+    * Utiliser les outils '''yagle''' et '''proof''' pour vérifier le comportement.
+    * Créer un '''Makefile''' pour automatiser les différentes étapes. 
+
+N'oubliez pas que les mans existent ...
+
+= 2 Routage manuel =
+
+TODO
+
+= 3 Placement de l'addaccu =
+
+TODO
+
+= 4 Compte rendu =
+
+Vous rédigerez un compte-rendu de deux pages maximum pour ce TP dans lequel vous expliquerez les choix effectués pour la création de la cellule Nand ainsi que la démarche de validation.
+Vous expliquerez également la façon dont vous avez routé l'additionneur.
+Vous expliquerez enfin la façon dont vous avez placé les colonnes de votre addaccu.
+
+Vous joindrez vos fichiers source sans oublier les fichiers Makefile.