Changes between Version 1 and Version 2 of VLSI2-TP2-2017

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Jan 4, 2012, 11:56:26 PM (14 years ago)

Author:

jpc

Comment:

--

VLSI2-TP2-2017

@@ -1 @@
-{{{
 #!html
 <h1>TP2 -- Placement/Routage de Cellules Précaractérisées</h1>
@@ -189 +188 @@
 
 1. Récupérer les deux fichiers permettant de créer le bloc '''{{{mux}}}''' et les étudier: 
-   * [attachment:mux.py Netlist en '''{{{Stratus}}}''' du bloc '''{{{mux}}}''']
+   * [attachment:mux.py Netlist en Stratus du bloc mux]
    * [attachment:generate_mux.py Script pour la création de la netlist]
+
+{{{
+#!QABox type=Note
+#!question
+Patterns & Simulation
+#!answer
+Les fichiers fournis contiennent aussi la génération des ''patterns'' et l'appel
+au simulateur. Ce point est détaillé en [#secPatterns 2.6] et peut être ignoré ici.
+}}}
 
 Ce bloc a la fonctionnalité suivante :
@@ -264 +272 @@
 * Modifier le  fichier décrivant  l' '''{{{addaccu}}}''' et  le {{{Makefile}}} de  façon à
   pouvoir créer les instances de ce circuit en n'ayant besoin que d'un script.
+
+
+=== 2.6 Description de Patterns === #secPatterns
+
+La chaîne de {{{CAO}}} '''Alliance''' fournit un outil permettant de décrire des séquences
+de stimuli  : '''{{{genpat}}}'''.   '''{{{Stratus}}}''' comporte le  même service  pour la
+chaîne  de CAO '''{{{Coriolis}}}'''.   De plus,  '''{{{Stratus}}}''' encapsule  l'appel au
+simulateur '''{{{asimut}}}'''.
+
+* Récupérer les deux fichiers décrivant le bloc mux avec création du fichier de patterns
+  et simulation, et les étudier :
+  * '''{{{mux.py}}}''' contient la génération des ''patterns''.
+  * '''{{{generate_mux.py}}}''' contient l'appel au simulateur.
+* Créer les patterns et effectuer la simulation des deux autres blocs de la même façon.nce 
+* Une fois tous les sous blocs validés, créer les patterns et effectuer la simulation du
+  bloc '''{{{addaccu}}}'''.
+
+
+=== 2.8 Bibliothèque {{{DpGen}}} ===
+
+'''{{{Stratus}}}''' propose aussi une bibliothèque d'opérateurs de chemins de données
+(''datapath''). Sa documentation est accessible
+[file:///soc/coriolis2/share/doc/coriolis2/en/html/stratus/index.html ici]
+
+* Ré-écrire un '''{{{addaccu}}}''' paramétrable en utilisant les opérateurs de
+  chemins de données.
+* Valider ce bloc avec les mêmes patterns que le bloc précédent.
+
+
+=== 2.9 Placement & Routage ===
+
+A l'aide de {{{cgt}}}, effectuer un placement/routage des circuits. Pour rendre les
+différences plus significatives, générer des '''{{{addaccu}}}''' à 64 bits.
+
+Procéder aux essais suivants:
+* Circuit ''glue logique'' placé/routé avec les paramètres par défauts.
+* Circuit ''glue logique'' avec 10% de marge de surface.
+* Circuit ''glue logique'' avec 10% de marge de surface et le recuit simulé traditionnel
+  activé.
+* Circuit ''chemin de données''.
+
+
+== 3 Compte-Rendu ==
+
+Vous rédigerez un compte-rendu d'une page ''maximum'' pour ce {{{TME}}}.
+
+* Vous présenterez un schéma de la hiérarchie du circuit '''{{{addaccu}}}'''.
+* Vous décrirez quels  générateurs de la bibliothèque '''{{{DpGen}}}'''  vous avez utilisé
+  et pourquoi.
+* Vous commenterez les différence en longueur de fils et surfaces des approches chemins de
+  données et ''standard cells''.
+* Vous  fournirez  tous les  fichiers  écrits,  avec  les '''{{{Makefile}}}'''  permettant
+  d'effectuer la génération des deux circuits (et l'effacement des fichiers générés).