Changes between Version 2 and Version 3 of VLSI2-TP2-2017

Timestamp:

Jan 5, 2012, 12:00:57 AM (13 years ago)

Author:

jpc

Comment:

--

VLSI2-TP2-2017

@@ -33 +33 @@
 '''{{{accu}}}''' et '''{{{adder}}}'''.
 
-[[Image(addaccu.jpg, nolink)]]
+[[Image(addaccu.jpg, nolink, center)]]
 
 Les  deux blocs  '''{{{mux}}}''' et  '''{{{accu}}}''' sont  des  générateurs paramétrables
@@ -105 +105 @@
 le schéma ci-dessous :
 
-[[Image(mux.jpg, nolink)]]
+[[Image(mux.jpg, nolink, center)]]
 
 Vous  pouvez   consulter  le  modèle   comportemental  de  la   cellule  ''{{{mx2_x2}}}'':
@@ -116 +116 @@
 schéma ci-dessous:
 
-[[Image(reg.jpg, nolink)]]
+[[Image(reg.jpg, nolink, center)]]
 
 La cellule ''{{{sff1_x4}}}'' est une bascule D à échantillonnage sur front montant. Vous
@@ -128 +128 @@
 le schéma ci-dessous:
 
-[[Image(adder.jpg, nolink)]]
+[[Image(adder.jpg, nolink, center)]]
 
 Un additionneur  1 bit  (encore appelé ''Full  Adder'') possède  3 entrées a,b,c,  et deux
@@ -154 +154 @@
 ({{{NAND}}} 2 entrées), et deux cellules ''{{{xr2_x1}}}'' ({{{XOR}}} 2 entrées) :
 
-[[Image(full_adder.jpg, nolink)]] 
+[[Image(full_adder.jpg, nolink, center)]]