Changes between Version 6 and Version 7 of VLSI2-TP2-2017

Timestamp:

Jan 5, 2012, 2:46:22 PM (13 years ago)

Author:

jpc

Comment:

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VLSI2-TP2-2017

@@ -106 +106 @@
 le schéma ci-dessous :
 
-[[Image(mux.jpg, nolink, center)]]
+[[Image(mux-1.png, 70%, center, nolink)]]
 
 Vous  pouvez   consulter  le  modèle   comportemental  de  la   cellule  ''{{{mx2_x2}}}'':
@@ -117 +117 @@
 schéma ci-dessous:
 
-[[Image(reg.jpg, nolink, center)]]
+[[Image(accu-1.png, 60%, center, nolink)]]
 
 La cellule ''{{{sff1_x4}}}'' est une bascule D à échantillonnage sur front montant. Vous
@@ -128 +128 @@
 le schéma ci-dessous:
 
-[[Image(adder.jpg, nolink, center)]]
+[[Image(adder-1.png, 60%, center, nolink)]]
 
 Un additionneur  1 bit  (encore appelé ''Full  Adder'') possède  3 entrées a,b,c,  et deux
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 ({{{NAND}}} 2 entrées), et deux cellules ''{{{xr2_x1}}}'' ({{{XOR}}} 2 entrées) :
 
-[[Image(full_adder.jpg, nolink, center)]] 
+[[Image(fulladder-1.png, 35%, center, nolink)]] 
 
 
@@ -259 +259 @@
 alternative: la fonction '''{{{Generate}}}'''.
 
-Par exemple,  pour générer  une instance  du multiplexeur fourni,  il suffit  d'ajouter la
+Par exemple,  pour générer  un  modèle  du multiplexeur fourni,  il suffit  d'ajouter la
 ligne suivante dans le fichier '''{{{addaccu}}}''' :
 {{{