| 14 | | * Synthèse logique => du comportement à la netlist |
| 15 | | * Langage Stratus => description netlist |
| 16 | | * Placement routage => de la netlist au layout |
| 17 | | * Vérification => test de circuit et passage au réel |
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| 19 | | Cet UE fait suite aux modules VLSI de M1 ou MVLSI de M2. |
| 20 | | Il est suivi par les étudiants de l’UPMC et de l’UFE. |
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| 22 | | Il s’organise en deux parties: d’abord 3 séances de 2 fois 2 heures de cours. |
| 23 | | puis 4 séances de 4 heures de TME qui seront assurées par Sophie Belloeil à Paris et Stéphanie Youssef au Caire. |
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| 25 | | La première séance de cours présente le flot de conception d’un VLSI qui permet de passer de la description d’un modèle comportementale aux masques attendus par le fondeur, puis approfondit la modélisation des automates. |
| 26 | | La seconde séance porte sur les outils de synthèse, c'est-à-dire ceux qui permettent de passer de la description d’un comportement à une interconnexion de portes logiques. Nous verrons en particulier le langage Stratus bâti sur Python. |
| 27 | | La troisième séance s’intéresse à la synthèse physique c'est-à-dire le passage d’une netlist aux masques, au dessin de cellules et aux outils de test. |
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| 29 | | Les 2 premières séances de TME portent sur les outils et les langages de modélisation, le passage de la vue comportementale à la vue netlist. |
| 30 | | Les 2 suivantes sur les outils et les langages qui permettent le passage de la vue netlist à la vue physique. |
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| 32 | | L’évaluation se base sur les comptes rendus de TP et un examen dans lequel vous devez décrire un circuit et décrire un Makefile. |
| | 14 | * Synthèse logique |
| | 15 | * Placement-routage |
| | 16 | * Vérification |
| | 17 | * Dessin de cellules |
