source: PROJECT_SMART_EEG/trunk/hw/sync_sys/synchro/synchro.v

Last change on this file was 89, checked in by szahmed, 11 years ago

Added Headline comments for Verilog files explaining their brief properties, version number etc.

File size: 2.3 KB
Line 
1/********************************************************************
2 *                    COPYRIGHT LIP6 2014
3 *-----------------------------------------------------------------*/
4/**
5 * @file    synchro.v
6 * @brief   Creats video trigger, time-stamp/sync clock and rest signal (for ETIS)
7 *
8 * This module generates the Video trigger signal for the Camera at the choosen fps. It also generates the time-stamp/sync clock that is
9 * used by both Acquision (ETIS) and Compression (Lip6) boards for time-stamp counters along with a start signal whic resets the time-stamp
10 * counters when the acquisition start command comes from PC (Acacia). The value of time-stamp register is transmitted to the Video coder via AvalonST source
11 *
12 * @author  S. Z. Ahmed         <syed-zahid.ahmed@lip6.fr>
13 * @author  L. Lambert          <laurent.lambert@lip6.fr>
14 * @date    Fri. 28 Feb. 2014
15 *
16 * Revision History
17 * @version  V1.0  Fri. 28 Feb. 2014 {Initial Arch.: Template file created with qsys gui}
18 *
19 *******************************************************************/
20
21`timescale 1 ps / 1 ps
22module synchro (
23                input  wire [7:0]  avs_ctrl_address,        //           ctrl.address
24                input  wire        avs_ctrl_read,           //             .read
25                output wire [31:0] avs_ctrl_readdata,       //             .readdata
26                input  wire        avs_ctrl_write,          //             .write
27                input  wire [31:0] avs_ctrl_writedata,      //             .writedata
28                output wire        avs_ctrl_waitrequest,    //             .waitrequest
29                input  wire        clk,                   //        clock.clk
30                input  wire        reset,                 //        reset.reset
31                output wire        video_trigger,         // conduit_sync.export
32                output wire        etis_sync_clock,       //             .export
33                output wire        etis_sync_clock_start,  //             .export
34                output wire [31:0] aso_ts_data,      // ts.data
35                input  wire        aso_ts_ready,     //           .ready
36                output wire        aso_ts_valid      //           .valid
37        );
38
39        // TODO: Auto-generated HDL template
40
41        assign avs_ctrl_waitrequest = 1'b0;
42
43        assign avs_ctrl_readdata = 32'b00000000000000000000000000000000;
44
45        assign video_trigger = 1'b0;
46
47        assign etis_sync_clock_start = 1'b0;
48
49        assign etis_sync_clock = 1'b0;
50
51endmodule
Note: See TracBrowser for help on using the repository browser.