Index: /PROJECT_CORE_MPI/CORE_MPI/BRANCHES/v0.01/DMA_ARBITER.vhd
===================================================================
--- /PROJECT_CORE_MPI/CORE_MPI/BRANCHES/v0.01/DMA_ARBITER.vhd (revision 34)
+++ /PROJECT_CORE_MPI/CORE_MPI/BRANCHES/v0.01/DMA_ARBITER.vhd (revision 35)
@@ -129,16 +129,21 @@
dma_wr_logic <="1000";
- when others => tmp_wr:= (dma_wr_request and prio_wr) ;
+ when others =>
+
+ tmp_wr:= (dma_wr_request and prio_wr) ;
dma_wr_logic <=tmp_wr;
+
req_wr:= not(All_zeros(tmp_wr));
dma_req_wr<= not(All_zeros(tmp_wr));
-- la priorité est circulaire et décale à chaque coup d'horloge
- prio_wr<=rol_vec(prio_wr);
- if pri_wr=3 then
- pri_wr<=0;
- Prio_wr<="0001";
- else
- pri_wr<=pri_wr+1;
- end if;
+ if req_wr='0' then
+ prio_wr<=rol_vec(prio_wr);
+ if pri_wr=3 then
+ pri_wr<=0;
+ Prio_wr<="0001";
+ else
+ pri_wr<=pri_wr+1;
+ end if;
+ end if;
end case;
@@ -178,11 +183,13 @@
-- la priorité est circulaire et décale à chaque coup d'horloge
- prio_rd<=rol_vec(prio_rd);
- if pri_rd =3 then
- pri_rd<=0;
- prio_rd<="0001";
- else
-
- pri_rd<=pri_rd+1;
+ if req_rd='0' then
+ prio_rd<=rol_vec(prio_rd);
+ if pri_rd =3 then
+ pri_rd<=0;
+ prio_rd<="0001";
+ else
+
+ pri_rd<=pri_rd+1;
+ end if;
end if;
end case;
Index: /PROJECT_CORE_MPI/CORE_MPI/BRANCHES/v0.01/EX1_FSM.vhd
===================================================================
--- /PROJECT_CORE_MPI/CORE_MPI/BRANCHES/v0.01/EX1_FSM.vhd (revision 34)
+++ /PROJECT_CORE_MPI/CORE_MPI/BRANCHES/v0.01/EX1_FSM.vhd (revision 35)
@@ -324,5 +324,5 @@
n<=n+1;
tempval:=Ram_data_in;
- src_address<=std_logic_vector(to_unsigned(core_get_adr+6,16));
+ src_address<=std_logic_vector(to_unsigned(core_base_adr+4,16));
end if;
elsif n=1 then
Index: /PROJECT_CORE_MPI/CORE_MPI/BRANCHES/v0.01/MPI_RMA.vhd
===================================================================
--- /PROJECT_CORE_MPI/CORE_MPI/BRANCHES/v0.01/MPI_RMA.vhd (revision 34)
+++ /PROJECT_CORE_MPI/CORE_MPI/BRANCHES/v0.01/MPI_RMA.vhd (revision 35)
@@ -8,4 +8,6 @@
use IEEE.STD_LOGIC_1164.all;
use ieee.numeric_std.all;
+use IEEE.STD_LOGIC_ARITH.ALL;
+use IEEE.STD_LOGIC_UNSIGNED.ALL;
Library NocLib;
use NocLib.CoreTypes.all;
@@ -13,5 +15,5 @@
package Mpi_Rma is
-procedure WritePtr(AdrVect:in std_logic_vector; count: inout natural; signal clkin:std_logic;signal SysRam :out typ_dpram);
+procedure WritePtr(AdrVect:in std_logic_vector; count: inout natural;signal SysRam :out typ_dpram);
procedure pMPI_INIT(NextCtx : inout natural;signal Interf:inout Core_io;signal clkin:std_logic;signal SysRam :inout typ_dpram);
procedure pMPI_PUT(NextCtx : inout natural;signal Interf:inout Core_io;signal clkin:std_logic;signal SysRam :inout typ_dpram;
@@ -76,5 +78,5 @@
SysRam.ena<='1';
SysRam.enb<='0';
- WritePtr (put_adr,dcount,clkin,SysRam);
+ WritePtr (put_adr,dcount,SysRam);
if dcount =4 then
-- fin de l'écriture du pointeur en mémoire
@@ -204,5 +206,5 @@
SysRam.ena<='1';
SysRam.enb<='0';
- WritePtr (get_adr,dcount,clkin,SysRam);
+ WritePtr (get_adr,dcount,SysRam);
if dcount =4 then
-- fin de l'écriture du pointeur en mémoire
@@ -211,4 +213,5 @@
elsif dcount=4 then
+ if Interf.RamSel='0' then
SysRam.we<='1';
SysRam.ena<='1';
@@ -218,39 +221,62 @@
sysRam.Addr_wr<=Std_logic_vector(to_unsigned(adresse,ADRLEN));
dcount:=dcount+1;
+ end if;
elsif dcount=5 then
- adresse:=core_get_adr+1;
- sysRam.Data_in<=std_logic_vector(to_unsigned(Orig_Count,8)) ;--la longueur
- sysRam.Addr_wr<=Std_logic_vector(to_unsigned(adresse,ADRLEN));
- dcount:=dcount+1;
+ if Interf.RamSel='0' then
+ SysRam.we<='1';
+ SysRam.ena<='1';
+ adresse:=core_get_adr+1;
+ sysRam.Data_in<=std_logic_vector(to_unsigned(Orig_Count,8)) ;--la longueur
+ sysRam.Addr_wr<=Std_logic_vector(to_unsigned(adresse,ADRLEN));
+ dcount:=dcount+1;
+ end if;
elsif dcount=6 then
- adresse:=core_get_adr+2;
- sysRam.Data_in<= Addr1(ADRLEN-1 downto Word) ; --source Haut
- sysRam.Addr_wr<=Std_logic_vector(to_unsigned(adresse,ADRLEN));
- dcount:=dcount+1;
+ if Interf.RamSel='0' then
+ SysRam.we<='1';
+ SysRam.ena<='1';
+ adresse:=core_get_adr+2;
+ sysRam.Data_in<= Addr1(ADRLEN-1 downto Word) ; --source Haut
+ sysRam.Addr_wr<=Std_logic_vector(to_unsigned(adresse,ADRLEN));
+ dcount:=dcount+1;
+ end if;
elsif dcount=7 then
- adresse:=core_get_adr+3;
- sysRam.Data_in<=Addr1(Word-1 downto 0); --source Bas
- sysRam.Addr_wr<=Std_logic_vector(to_unsigned(adresse,ADRLEN));
- dcount:=dcount+1;
+ if Interf.RamSel='0' then
+ SysRam.we<='1';
+ SysRam.ena<='1';
+ adresse:=core_get_adr+3;
+ sysRam.Data_in<=Addr1(Word-1 downto 0); --source Bas
+ sysRam.Addr_wr<=Std_logic_vector(to_unsigned(adresse,ADRLEN));
+ dcount:=dcount+1;
+ end if;
elsif dcount=8 then
- adresse:=core_get_adr+4;
- sysRam.Data_in<= Addr2(ADRLEN-1 downto Word) ; -- destination haut
- sysRam.Addr_wr<=Std_logic_vector(to_unsigned(adresse,ADRLEN));
- dcount:=dcount+1;
+ if Interf.RamSel='0' then
+ SysRam.we<='1';
+ SysRam.ena<='1';
+ adresse:=core_get_adr+4;
+ sysRam.Data_in<= Addr2(ADRLEN-1 downto Word) ; -- destination haut
+ sysRam.Addr_wr<=Std_logic_vector(to_unsigned(adresse,ADRLEN));
+ dcount:=dcount+1;
+ end if;
elsif dcount=9 then
- adresse:=core_get_adr+5;
- sysRam.Data_in<=Addr2(Word-1 downto 0); -- destination bas
- sysRam.Addr_wr<=Std_logic_vector(to_unsigned(adresse,ADRLEN));
- dcount:=dcount+1;
+ if Interf.RamSel='0' then
+ SysRam.we<='1';
+ SysRam.ena<='1';
+ adresse:=core_get_adr+5;
+ sysRam.Data_in<=Addr2(Word-1 downto 0); -- destination bas
+ sysRam.Addr_wr<=Std_logic_vector(to_unsigned(adresse,ADRLEN));
+ dcount:=dcount+1;
+ end if;
elsif dcount=10 then
- SysRam.we<='1';
- SysRam.ena<='1';
- SysRam.enb<='1';
- adresse:=core_base_adr+1;
- SysRam.addr_rd<=std_logic_vector(to_unsigned(core_base_adr+1,ADRLEN));
- sysRam.Addr_wr<=Std_logic_vector(to_unsigned(adresse,ADRLEN));
- sysRam.Data_in<=x"01"; --instruction pulse enable via la mémoire;
- Interf.Instr_En<='1'; --active la prise en compte de l'instruction
- dcount:=dcount+1;
+ if Interf.RamSel='0' then
+ SysRam.we<='1';
+ SysRam.ena<='1';
+ SysRam.enb<='1';
+ adresse:=core_base_adr+1;
+ SysRam.addr_rd<=std_logic_vector(to_unsigned(core_base_adr+1,ADRLEN));
+ sysRam.Addr_wr<=Std_logic_vector(to_unsigned(adresse,ADRLEN));
+ sysRam.Data_in<=x"01"; --instruction pulse enable via la mémoire;
+ Interf.Instr_En<='1'; --active la prise en compte de l'instruction
+ dcount:=dcount+1;
+ end if;
elsif dcount=11 then
if Interf.Instr_ack='1' then -- le Core a reçu l'instruction ?
@@ -268,4 +294,5 @@
SysRam.enb<='1';
elsif dcount=12 then
+ if Interf.RamSel='0' then
adresse:=core_base_adr+1;
SysRam.we<='1';
@@ -277,13 +304,16 @@
SysRam.addr_rd<=std_logic_vector(to_unsigned(core_base_adr+1,ADRLEN));
sysRam.Addr_wr<=Std_logic_vector(to_unsigned(adresse,ADRLEN));
+ end if;
elsif dcount=13 then
- SysRam.we<='1';
- SysRam.ena<='1'; -- préparer l'écriture du résultat du GET
- SysRam.enb<='0';
- config_reg:=SysRam.data_out and x"f6";
- SysRam.Data_in<=config_reg ; --ramener le IPulse à 0;
- dcount:=dcount+1;
- adresse:=core_base_adr+1;
- sysRam.Addr_wr<=Std_logic_vector(to_unsigned(adresse,ADRLEN));
+ if Interf.RamSel='0' then
+ SysRam.we<='1';
+ SysRam.ena<='1'; -- préparer l'écriture du résultat du GET
+ SysRam.enb<='0';
+ config_reg:=SysRam.data_out and x"f6";
+ SysRam.Data_in<=config_reg ; --ramener le IPulse à 0;
+ dcount:=dcount+1;
+ adresse:=core_base_adr+1;
+ sysRam.Addr_wr<=Std_logic_vector(to_unsigned(adresse,ADRLEN));
+ end if;
elsif dcount=14 then
SysRam.we<='0';
@@ -383,6 +413,10 @@
type wtype is array (1 to 4 ) of natural range 0 to 255;
variable AdrWin: std_logic_vector(ADRLEN-1 downto 0);
+ variable adresse : std_logic_vector(ADRLEN-1 downto 0);
+ variable clkin : std_logic:='1';
variable wcreate_adr : std_logic_vector(ADRLEN-1 downto 0):=std_logic_vector(to_unsigned(Core_wcreate_adr,ADRLEN));
variable w0 : std_logic_vector(Word-1 downto 0);
+ variable adrnat : natural;
+ variable sizewin : std_logic_vector(Word-1 downto 0);
variable count : natural range 0 to 255;
variable wdisp :wtype:=(4,14,24,34); --stocke l'adresse de la prochaine Win libre
@@ -420,5 +454,5 @@
elsif NextCtx=6 then
--Affectation de l'objet Windows car une place est disponible
- count<=Interf.intstate1;
+ count:=Interf.intstate1;
AdrWin:=std_logic_vector(to_unsigned(Core_base_adr+Wdisp(Win.id),16));
Writemem(count,interf,SysRam,AdrWin,x"01"); --signal status pour created
@@ -431,6 +465,6 @@
AdrWin:=std_logic_vector(to_unsigned(Core_base_adr+Wdisp(Win.id),16));
interf.winid<=interf.winid+1;
- count<=Interf.intstate1;
- Writemem(count,interf,SysRam,AdrWin+1,interf.winid); --win id de la fenêtre
+ count:=Interf.intstate1;
+ Writemem(count,interf,SysRam,AdrWin+1,stdlv(interf.winid,8)); --win id de la fenêtre
Interf.intstate1<=count;
if count=0 then
@@ -439,7 +473,10 @@
elsif NextCtx=9 then
+ adrnat:=Core_base_adr+Wdisp(Win.id);
AdrWin:=std_logic_vector(to_unsigned(Core_base_adr+Wdisp(Win.id),16));
- count<=Interf.intstate1;
+ count:=Interf.intstate1;
+
+
Writemem(count,interf,SysRam,AdrWin+2,base(7 downto 0)); --adresse basse
Interf.intstate1<=count;
@@ -449,5 +486,5 @@
elsif NextCtx=10 then
AdrWin:=std_logic_vector(to_unsigned(Core_base_adr+Wdisp(Win.id),16));
- count<=Interf.intstate1;
+ count:=Interf.intstate1;
Writemem(count,interf,SysRam,AdrWin+3,base(15 downto 8)); --adresse haute
Interf.intstate1<=count;
@@ -458,5 +495,5 @@
AdrWin:=std_logic_vector(to_unsigned(Core_base_adr+Wdisp(Win.id),16));
sizewin:=std_logic_vector(to_unsigned(size,8));
- count<=Interf.intstate1;
+ count:=Interf.intstate1;
Writemem(count,interf,SysRam,AdrWin+4,sizewin); -- taille de la fenêtre
Interf.intstate1<=count;
@@ -467,6 +504,6 @@
--cette étape consiste à envoyer le message WINCREATE Sur le réseau et à récupérer
-- les informations donnant le numéro de la fenêtre
- W0:=MPI_WCREATE & std_logic_vector(to_unsigned(0,4)); --code fonction
- count<=Interf.intstate1;
+ W0:=MPI_WINCREATE & std_logic_vector(to_unsigned(0,4)); --code fonction
+ count:=Interf.intstate1;
Writemem(count,interf,SysRam,wcreate_adr,w0);
Interf.intstate1<=count;
@@ -476,6 +513,6 @@
elsif NextCtx=13 then
- w0:=Win.Id; -- id proposé pour la fenêtre en création
- count<=Interf.intstate1;
+ w0:=std_logic_vector(to_unsigned(Win.Id,8)); -- id proposé pour la fenêtre en création
+ count:=Interf.intstate1;
Writemem(count,interf,SysRam,wcreate_adr+1,w0);
Interf.intstate1<=count;
@@ -487,7 +524,7 @@
SysRam.ena<='1';
SysRam.enb<='0';
- count<=Interf.intstate1;
+ count:=Interf.intstate1;
if interf.Ramsel='0' then
- WritePtr (wcreate_adr,count,clkin,SysRam); --écriture du pointeur d'instruction
+ WritePtr (wcreate_adr,count,SysRam); --écriture du pointeur d'instruction
Interf.intstate1<=count;
if count=0 then
@@ -504,6 +541,6 @@
SysRam.enb<='1';
adresse:=stdlv(core_base_adr+1);
- SysRam.addr_rd<=std_logic_vector(to_unsigned(core_base_adr+1,ADRLEN));
- sysRam.Addr_wr<=Std_logic_vector(to_unsigned(adresse,ADRLEN));
+ SysRam.addr_rd<=adresse;
+ sysRam.Addr_wr<=adresse;
sysRam.Data_in<=x"01"; --instruction pulse enable via la mémoire;
Writemem(count,interf,SysRam,adresse,x"01");
@@ -513,5 +550,6 @@
end if;
Interf.Instr_En<='1';
- sysRam.Addr_rd<=Std_logic_vector(to_unsigned(Core_base_adr,AdrLen));
+ adresse:=stdlv(core_base_adr);
+ sysRam.Addr_rd<=adresse;
NextCtx:=NextCtx+1;
elsif NextCtx=16 then --acquittement de la copie des données dans le tampon de la lib
@@ -620,5 +658,5 @@
if interf.ramsel='0' then
sysRam.Addr_rd<=Std_logic_vector(to_unsigned(Core_base_adr,ADRLEN));
- WritePtr (init_adr,dcount,clkin,SysRam);
+ WritePtr (init_adr,dcount,SysRam);
Interf.Instr_En<='0';
--if dcount =0 then
@@ -632,5 +670,5 @@
if interf.ramsel='0' then
dcount:=NextCtx-3;
- WritePtr (init_adr,dcount,clkin,SysRam);
+ WritePtr (init_adr,dcount,SysRam);
NextCtx:=NextCtx+1;
if dcount =4 then
@@ -785,5 +823,5 @@
-procedure WritePtr(AdrVect:in std_logic_vector; count: inout natural; signal clkin:std_logic;signal SysRam :out typ_dpram) is
+procedure WritePtr(AdrVect:in std_logic_vector; count: inout natural;signal SysRam :out typ_dpram) is
--cette procédure permet d'écrire dans la mémoire du PE(tâche matérielle)
--les données de l'appel de la procédure
Index: /PROJECT_CORE_MPI/CORE_MPI/BRANCHES/v0.01/MultiMPITest_summary.html
===================================================================
--- /PROJECT_CORE_MPI/CORE_MPI/BRANCHES/v0.01/MultiMPITest_summary.html (revision 34)
+++ /PROJECT_CORE_MPI/CORE_MPI/BRANCHES/v0.01/MultiMPITest_summary.html (revision 35)
@@ -8,5 +8,4 @@
| MPI_CORE_COMPONENTS.xise |
Parser Errors: |
-X 2 Errors |
@@ -82,10 +81,10 @@
| Secondary Reports | [-] |
| Report Name | Status | Generated |
-| ISIM Simulator Log | Current | Tue 27. Nov 11:49:23 2012 |
-| WebTalk Report | Current | Fri 17. Aug 16:33:25 2012 |
-| WebTalk Log File | Current | Fri 17. Aug 16:33:28 2012 |
+| ISIM Simulator Log | Out of Date | Mon 3. Dec 14:50:28 2012 |
+| WebTalk Report | Out of Date | Fri 17. Aug 16:33:25 2012 |
+| WebTalk Log File | Out of Date | Fri 17. Aug 16:33:28 2012 |
-
Date Generated: 11/29/2012 - 18:29:00
+
Date Generated: 12/03/2012 - 14:51:10