Ignore:
Timestamp:
Mar 3, 2014, 4:47:59 PM (11 years ago)
Author:
szahmed
Message:

Added Headline comments for Verilog files explaining their brief properties, version number etc.

File:
1 edited

Legend:

Unmodified
Added
Removed

  • PROJECT_SMART_EEG/trunk/hw/sync_sys/frame_grabber/frame_grabber.v

    r84 r89  
    1 // frame_grabber.v
    2 
    3 // This file was auto-generated as a prototype implementation of a module
    4 // created in component editor.  It ties off all outputs to ground and
    5 // ignores all inputs.  It needs to be edited to make it do something
    6 // useful.
    7 //
    8 // This file will not be automatically regenerated.  You should check it in
    9 // to your version control system if you want to keep it.
     1/********************************************************************
     2 *                    COPYRIGHT LIP6 2014
     3 *-----------------------------------------------------------------*/
     4/**
     5 * @file    frame_grabber.v
     6 * @brief   Performs frame grabbing, Bayer->RGB conversion and sends the raw data to video codec module
     7 *
     8 * This module perfoms the frame grabbing of the terasic D5M camera that is connected with GPIO of DE4, it then
     9 * performs Bayer->RGB conversion and sends the raw data to the video codec via AvalonST source
     10 *
     11 * @author  S. Z. Ahmed         <syed-zahid.ahmed@lip6.fr>
     12 * @author  L. Lambert          <laurent.lambert@lip6.fr>
     13 * @date    Fri. 28 Feb. 2014
     14 *
     15 * Revision History
     16 * @version  V1.0  Fri. 28 Feb. 2014 {Initial Arch.: Template file created with qsys gui}
     17 *
     18 *******************************************************************/
    1019
    1120`timescale 1 ps / 1 ps
    … …  
    1322                input  wire        clk,                //     clock.clk
    1423                input  wire        reset,              //     reset.reset
    15                 input  wire [7:0]  avs_s0_address,     //      ctrl.address
    16                 input  wire        avs_s0_read,        //          .read
    17                 output wire [31:0] avs_s0_readdata,    //          .readdata
    18                 input  wire        avs_s0_write,       //          .write
    19                 input  wire [31:0] avs_s0_writedata,   //          .writedata
    20                 output wire        avs_s0_waitrequest, //          .waitrequest
    21                 output wire [31:0] aso_out0_data,      // raw_video.data
    22                 input  wire        aso_out0_ready,     //          .ready
    23                 output wire        aso_out0_valid,      //          .valid
     24                input  wire [7:0]  avs_ctrl_address,     //      ctrl.address
     25                input  wire        avs_ctrl_read,        //          .read
     26                output wire [31:0] avs_ctrl_readdata,    //          .readdata
     27                input  wire        avs_ctrl_write,       //          .write
     28                input  wire [31:0] avs_ctrl_writedata,   //          .writedata
     29                output wire        avs_ctrl_waitrequest, //          .waitrequest
     30                output wire [31:0] aso_raw_video_data,      // raw_video.data
     31                input  wire        aso_raw_video_ready,     //          .ready
     32                output wire        aso_raw_video_valid,      //          .valid
    2433               
    2534                input               [11:0]              D5M_D,
    … …  
    3746        // TODO: Auto-generated HDL template
    3847
    39         assign avs_s0_waitrequest = 1'b0;
     48        assign avs_ctrl_waitrequest = 1'b0;
    4049
    41         assign avs_s0_readdata = 32'b00000000000000000000000000000000;
     50        assign avs_ctrl_readdata = 32'b00000000000000000000000000000000;
    4251
    4352        assign aso_out0_valid = 1'b0;
Note: See TracChangeset for help on using the changeset viewer.