Changeset 96


Ignore:
Timestamp:
Sep 21, 2010, 8:01:32 PM (14 years ago)
Author:
gao
Message:

Redo ins TLB access bit update when it miss in dcache

File:
1 edited

Legend:

Unmodified
Added
Removed
  • trunk/modules/vci_cc_vcache_wrapper2_v1/caba/source/src/vci_cc_vcache_wrapper2_v1.cpp

    r88 r96  
    22932293        else if ( r_itlb_acc_dcache_req ) // ins tlb write access bit
    22942294        {
    2295             r_dcache_itlb_ll_acc_req = true;
    2296             r_dcache_fsm = DCACHE_ITLB_LL_WAIT;         
    2297             m_cpt_dcache_data_write++;     
     2295            data_t rsp_itlb_miss;
     2296            bool itlb_hit_dcache = r_dcache.read(r_icache_paddr_save, &rsp_itlb_miss);
     2297            if ( itlb_hit_dcache )
     2298            {
     2299                r_dcache_itlb_ll_acc_req = true;
     2300                r_dcache_fsm = DCACHE_ITLB_LL_WAIT;             
     2301                m_cpt_dcache_data_write++;         
     2302            }
     2303            else
     2304            {
     2305                r_itlb_acc_dcache_req = false;
     2306                r_itlb_acc_redo_req = true;
     2307                r_dcache_fsm = DCACHE_IDLE;
     2308            }   
    22982309        }
    22992310        else if (dreq.valid)
Note: See TracChangeset for help on using the changeset viewer.