Changes between Version 47 and Version 48 of VirtualMemory


Ignore:
Timestamp:
Jan 8, 2012, 12:27:23 PM (14 years ago)
Author:
alain
Comment:

--

Legend:

Unmodified
Added
Removed
Modified

  • VirtualMemory

    v47 v48  
    259259These registers are described below :
    260260
    261 || register name                      || index  || description                                                    || mode ||
    262 ||                                                ||             ||                                                                         ||            ||
    263 || MMU_PTPR                           ||    0       || Page Table Pointer Register                       || R/W   ||
    264 || MMU_MODE                        ||    1       ||  Mode Register                                             || R/W   ||
    265 || MMU_ICACHE_FLUSH          ||    2      || Instruction Cache flush                            || W       ||
    266 || MMU_DCACHE_FLUSH        ||      3       || Data Cache flush                                          || W       ||
    267 || MMU_ITLB_INVAL                ||    4       || Instruction TLB line invalidation                || W     ||
    268 || MMU_DTLB_INVAL                  ||   5        || Data TLB line Invalidation                          || W      ||
    269 || MMU_ICACHE_INVAL          ||    6       || Instruction Cache line invalidation            || W     ||
    270 || MMU_DCACHE_INVAL         ||    7      || Data Cache line invalidation                       || W     ||
    271 || MMU_ICACHE_PREFETCH   ||    8      || Instruction Cache line prefetch                  || W     ||
    272 || MMU_DCACHE_PREFETCH ||    9       || Data Cache line prefetch                             || W     ||
    273 || MMU_SYNC                           ||  10      || Complete pending writes                            || W     ||
    274 || MMU_IETR                                ||  11      || Instruction Exception Type Register           || R      ||
    275 || MMU_DETR                           ||  12      || Data Exception Type Register                        || R      ||
    276 || MMU_IBVAR                          ||  13      || Instruction Bad Virtual Address Register   || R      ||
    277 || MMU_DBVAR                        ||  14      || Data Bad Virtual Address Register               || R      ||
    278 || MMU_PARAMS                      ||  15      || Caches & TLBs hardware parameters           || R      ||
    279 || MMU_RELEASE                      ||  16      || Generic MMU release number                       || R      ||
    280 || MMU_WORD_LO                  ||  17      || Lowest part of a double word                        || R/W ||
    281 || MMU_WORD_HI                    ||  18      || Highest part of a double word                        || R/W ||
    282 || MMU_ICACHE_PA_INV         ||  19      || Instruction cache inval physical adressing    || W    ||
    283 || MMU_DCACHE_PA_INV       ||  20      || Data cache inval physical addressing             || W     ||
    284 || MMU_DOUBLE_LL                ||  21      ||  Double word linked load                                  || W     ||
    285 || MMU_DOUBLE_SC                ||  22      ||  Double word store conditional                       || W     ||
     261|| register name       || index  || description                                 || mode ||
     262||                     ||        ||                                             ||      ||
     263|| MMU_PTPR            ||    0   || Page Table Pointer Register                 || R/W  ||
     264|| MMU_MODE            ||    1   || Mode Register                               || R/W  ||
     265|| MMU_ICACHE_FLUSH    ||    2   || Instruction Cache flush                     || W    ||
     266|| MMU_DCACHE_FLUSH    ||    3   || Data Cache flush                            || W    ||
     267|| MMU_ITLB_INVAL      ||    4   || Instruction TLB line invalidation           || W    ||
     268|| MMU_DTLB_INVAL      ||    5   || Data TLB line Invalidation                  || W    ||
     269|| MMU_ICACHE_INVAL    ||    6   || Instruction Cache line invalidation         || W    ||
     270|| MMU_DCACHE_INVAL    ||    7   || Data Cache line invalidation                || W    ||
     271|| MMU_ICACHE_PREFETCH ||    8   || Instruction Cache line prefetch             || W    ||
     272|| MMU_DCACHE_PREFETCH ||    9   || Data Cache line prefetch                    || W    ||
     273|| MMU_SYNC            ||   10   || Complete pending writes                     || W    ||
     274|| MMU_IETR            ||   11   || Instruction Exception Type Register         || R    ||
     275|| MMU_DETR            ||   12   || Data Exception Type Register                || R    ||
     276|| MMU_IBVAR           ||   13   || Instruction Bad Virtual Address Register    || R    ||
     277|| MMU_DBVAR           ||   14   || Data Bad Virtual Address Register           || R    ||
     278|| MMU_PARAMS          ||   15   || Caches & TLBs hardware parameters           || R    ||
     279|| MMU_RELEASE         ||   16   || Generic MMU release number                  || R    ||
     280|| MMU_WORD_LO         ||   17   || Lowest part of a double word                || R/W ||
     281|| MMU_WORD_HI         ||   18   || Highest part of a double word               || R/W ||
     282|| MMU_ICACHE_PA_INV   ||   19   || Instruction cache inval physical address    || W    ||
     283|| MMU_DCACHE_PA_INV   ||   20   || Data cache inval physical address           || W    ||
     284|| MMU_DOUBLE_LL       ||   21   || Double word linked load                     || W    ||
     285|| MMU_DOUBLE_SC       ||   22   || Double word store conditional               || W    ||
    286286
    287287'''Note''': A change to this table should be synchronised with https://www.soclib.fr/trac/dev/wiki/Component/Iss2Api