source: vis_dev/vis-2.3/models/debug/and.v @ 54

Last change on this file since 54 was 33, checked in by cecile, 13 years ago

add debug example

File size: 441 bytes
Line 
1module andgate(clk,a);
2input clk;
3input a;
4//output c;
5
6parameter ZERO  = 2'b00;
7parameter UN    = 2'b01;
8parameter DEUX  = 2'b10;
9parameter TROIS = 2'b11;
10reg [1:0]c;
11reg o;
12
13initial c[1:0] = ZERO;
14initial o = 0;
15
16always @(posedge clk)
17begin
18case(c[1:0])
19        ZERO: 
20                if (a == 0)
21                        begin
22                        c[1:0] = UN;
23                        o =0;
24                        end
25                else
26                        begin
27                        c[1:0] = DEUX;
28                        o=1;
29                        end
30        UN : 
31                begin
32                c = DEUX;
33                o=1;
34                end
35
36
37       
38               
39endcase
40end
41
42endmodule 
43
44
Note: See TracBrowser for help on using the repository browser.