Quentin L. Meunier
Maitre de conférence en informatique à Sorbonne Université
Schéma d'exécution en Mips
Dans l'UE 4I100, un des buts est de comprendre l'architecture du pipeline du processeur Mips (et de variantes) au travers d'exemples d'exécution de code assembleur à l'intérieur du pipeline. Pour cela, il faut représenter sur un schéma simplifié l'exécution des instructions cycle par cycle à travers le pipeline. Cette page implémente le schéma d'exécution pour un code donné.
Paramètres architecturaux
Longueur des étages du pipeline :
IFC :
DEC :
EXE :
MEM :
Bypass en entrée de l'étage MEM :
Étage pour le calcul de l'adresse de la prochaine instruction: