Projets de l'Équipe ALSOC

MoVe4SPS

	Participantes	D. Genius
	Durée	2024-2027
	Partenaires	LIP6, Télécom Paris, ISAE-SupAéro, RPTU-CPS, RPTU-ES
La sécurité et la performance sont d'importance cruciale dans le continuum développement-exécution des systèmes cyber-physiques, mais pas toujours conciliables. L'objectif est la définition d'une méthodologie adéquate de modélisation et vérification des CPS avec des contraintes de sécurité et de performance et leur interrelation dans le cycle de vie des CPS.

PROSECCO

	Participantes	K. Heydemann, E. Encrenaz
	Durée	2015-2018
	Partenaires	Lab-STICC, CEA LIST, LabHC
Génération de code sécurisé avec des protections formellement prouvées

MORE

	Participantes	K. Heydemann, N. Drach Temam
	Durée	2007-2010
	Partenaires	IRIT, LORIA
Le projet MORE a pour objectif de développer des "stratégies de recherche de compromis" qui transforment le code d’une application embarquée critique pour qu’elle respecte les "contraintes de temps, de taille mémoire et de consommation d’énergie" du système.

Usine Logicielle Pôle Sytematic Région Parisienne

	Participant	A. Greiner
	Durée	2006-2010
	Partenaires	Thales (Thales Research & Technology France), Institut Francais du Pétrole (IFP), Laboratoire de Recherche en Informatique d'Orsay (LRI), Ecole Polytechnique, Electricité de France (EDF), Trialog,
Intégration de la plate-forme SoCLib dans le sous-projet MODRIVAL d'Usine Logicielle

ADAM

	Participants	Pecheux
	Durée	2008-2010
	Partenaires	CEA LETI Grenoble LIRMM
Adaptative dynamic architecture for MP2SOCS

FME3

	Participantes	E. Encrenaz, C. Braunstein, S. Younes
	Durée	2007-2010
	Partenaires	TIMA
Utilisation des méthodes formelles pour améliorer le degré de robustesse des circuits électroniques sujets aux pannes transitoires

TSAR

	Participants	A. Greiner
	Durée	2008-2011
	Partenaires	Bull, Thales, Philips, NXP, COMPAAN ACE, TU DELFT
Architecture de processeurs multi-cores

VALMEM

	Participante	E. Encrenaz
	Durée	2006-2010
	Partenaires	LSV, STMicroelectronics
	Site Web
Le projet VALMEM s'intéresse la vérification fonctionnelle et temporelle de circuits mémoires.Les circuits mémoires ont la particularité d'intégrer des fonctionnalités toujours plus complexes tout en devant répondre des objectifs de performances accrues. Pour ces raisons, ces circuits sont conçus directement au niveau transistor, ce qui rend très difficile leur validation

DEAR

	Participantes	E. Encrenaz, C. Braunstein
	Durée	2010-2011
	Partenaires	AGRA Group (Bremen Universität)
L'objectif du projet DEAR est d'utiliser les techniques d'abstraction-raffinement pour le déboguage de systèmes matériels. L'idée principale est d'offrir différentes méthodes d'abstraction au niveau transfert de registres