Changes between Version 2 and Version 3 of MethoCourseTp3

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Apr 6, 2007, 9:38:02 AM (19 years ago)

Author:

alain

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MethoCourseTp3

@@ -18 +18 @@
 Une cellule précaractérisée est une fonction élémentaire pour laquelle on dispose
 des différentes "vues" permettant son utilisation par des outils CAO:
- * vue ''physique'' : dessin des masques de fabrication
- * vue ''logiqu'' : schéma en transistors
- * vue ''comportementale'' : description VHDL (par exemple)
+ * vue ''physique'' : dessin des masques
+ * vue ''logique'' : schéma en transistors
+ * vue ''comportementale'' : description VHDL 
 
 On dit que ces cellules sont précaractérisées, car on connait leurs caractéristiques physiques:
@@ -27 +27 @@
  * temps de propagation
 
-= A) bibliothèque SXLIB =
+= A) bibliothèque SxLib =
 
+La bibliothèque de cellules utilisée dans ce TP est la bibliothèque SxLib, développée par le laboratoire LIP6,
+pour la chaîne de cCAO ''ALLIANCE''. La particularité de cette bibliothèque est d'être "portable" : le dessin des
+masques de fabrication (vue ''physique'') utilise une technique de dessin ''symbolique'', qui permet d'utiliser
+cette bibliothèque de cellules pour n'importe quel procédé de fabrication CMOS possédant au moins trois niveaux
+de métallisation.
+
+Evidemment les caractéristiques physiques (surface occupée, temps de propagation) dépendent du procédé de
+fabrication. Les cellules que vous utiliserez dans ce TP ont été caractérisées pour un procédé de fabrication
+CMOS 0.35micron.
+
+La liste des cellules disponibles dans la bibliothèque SxLib peut être obtenue en consultant la page man :
+{{{
+>man sxlib
+}}}
+
+Comme vous 
 = B) Schéma des blocs =
+
+== B1) schéma du bloc adder ==
+
+Un additionneur 4 bits peut être réalisé en interconnectant 4 additionneurs 1 bit suivant le schéma ci-dessous.
+
+Un additionneur 1 bit (encore appelé ''Full Adder'') possède 3 entrées a,b,c, et deux sorties s et r.
+La table de vérité est définie par le tableau ci-dessous. Le bit de "somme" s vaut 1 lorsque le nombre de bits d'entrée égal à 1 est impair. Le bit de "report" est égal à 1 lorsqu'au moins deux bits d'entrée valent 1.
+
+|| a || b || c || r || s ||
+|| 0 || 0 || 0 || 0 || 0 ||
+|| 0 || 0 || 1 || 0 || 1 ||
+|| 0 || 1 || 0 || 0 || 1 ||
+|| 0 || 1 || 1 || 1 || 0 ||
+|| 1 || 0 || 0 || 0 || 1 ||
+|| 1 || 0 || 1 || 1 || 0 ||
+|| 1 || 1 || 0 || 1 || 0 ||
+|| 1 || 1 || 1 || 1 || 1 ||
+
+Ceci donne les expressions suivantes :
+ * s <= a XOR b XOR c
+ * r <= (a AND b) OR (a AND c) OR (b AND c)
+
+Il existe plusieurs schémas possibles pour réaliser un Full Adder.
+Nous vous proposons d'utiliser le schéma ci-dessous, qui utilise les deux cellules na2_x1 et nxr2_x1.
+
+
+Il faut donc écrire explicitement, en langage VHDL structurel, les deux fichiers adder.vst, et half_adder.vst,
+correspondant aux deux schémas ci-dessus.
+
+== B2) schéma en portes S
+
+
+
+
+
 
 = C) simulation zero-delay =