Changes between Version 29 and Version 30 of MethoCourseTp3


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Oct 15, 2007, 2:50:40 PM (17 years ago)
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alain
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  • MethoCourseTp3

    v29 v30  
    55[[PageOutline]]
    66
    7 = Objectifs =
     7= A) Objectifs =
    88
    99Le principal objectif de ce TP est d'utiliser le langage VHDL pour définir et simuler un schéma
     
    2323adder4.vst, accu4.vst, mux4.vst, et ''stimuli.pat'' du TP2.
    2424
    25 = A) La bibliothèque SXLIB =
     25= B) La bibliothèque SXLIB =
    2626
    2727La bibliothèque de cellules utilisée dans ce TP est la bibliothèque SXLIB, développée par le laboratoire LIP6,
     
    5656}}}
    5757
    58 = B) Schéma des blocs =
     58= C) Schéma des blocs =
    5959
    60 == B1) schéma du bloc adder4 ==
     60'''C1) schéma du bloc adder4'''
    6161
    6262On cherche à définir le schéma du bloc '''adder4'''.
     
    9797correspondant aux deux schémas ci-dessus.
    9898
    99 == B2) schéma du bloc accu ==
     99'''C2) schéma du bloc accu'''
    100100
    101101Un registre 4 bits peut être réalisé en utilisant 4 cellules sff1_x4 suivant le schéma ci-dessous:
     
    115115correspondant à ce schéma.
    116116
    117 == B3) schéma du bloc mux ==
     117'''C3) schéma du bloc mux'''
    118118
    119119Un multiplexeur 4 bits peut être réalisé en utilisant 4 cellules mx2_x2 suivant le schéma ci-dessous:
     
    131131correspondant à ce schéma.
    132132
    133 = C) simulation zero-delay =
     133= D) simulation zero-delay =
    134134
    135135On peut maintenant valider fonctionnellement ce schéma
     
    155155hiérarchique multi-niveaux entièrement décrit avec des cellules de la bibliothèque SXLIB.
    156156 
    157 = D) simulation logico-temporelle =
     157= E) simulation logico-temporelle =
    158158
    159159Le modèle VHDL comportemental des cellules de la bibliothèque SXLIB contient des
     
    170170}}}
    171171
    172 = E) Compte-Rendu =
     172= F) Compte-Rendu =
    173173Il vous est demandé un rapport d'une page, au format .pdf. Vous joindrez les fichiers ''adder.vst'' et ''full_adder.vst''  en annexe, ainsi que le chronogramme résultat de la simulation logico-temporelle.