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MethoCourseTp3
v29 v30 5 5 [[PageOutline]] 6 6 7 = Objectifs =7 = A) Objectifs = 8 8 9 9 Le principal objectif de ce TP est d'utiliser le langage VHDL pour définir et simuler un schéma … … 23 23 adder4.vst, accu4.vst, mux4.vst, et ''stimuli.pat'' du TP2. 24 24 25 = A) La bibliothèque SXLIB =25 = B) La bibliothèque SXLIB = 26 26 27 27 La bibliothèque de cellules utilisée dans ce TP est la bibliothèque SXLIB, développée par le laboratoire LIP6, … … 56 56 }}} 57 57 58 = B) Schéma des blocs =58 = C) Schéma des blocs = 59 59 60 == B1) schéma du bloc adder4 == 60 '''C1) schéma du bloc adder4''' 61 61 62 62 On cherche à définir le schéma du bloc '''adder4'''. … … 97 97 correspondant aux deux schémas ci-dessus. 98 98 99 == B2) schéma du bloc accu == 99 '''C2) schéma du bloc accu''' 100 100 101 101 Un registre 4 bits peut être réalisé en utilisant 4 cellules sff1_x4 suivant le schéma ci-dessous: … … 115 115 correspondant à ce schéma. 116 116 117 == B3) schéma du bloc mux == 117 '''C3) schéma du bloc mux''' 118 118 119 119 Un multiplexeur 4 bits peut être réalisé en utilisant 4 cellules mx2_x2 suivant le schéma ci-dessous: … … 131 131 correspondant à ce schéma. 132 132 133 = C) simulation zero-delay =133 = D) simulation zero-delay = 134 134 135 135 On peut maintenant valider fonctionnellement ce schéma … … 155 155 hiérarchique multi-niveaux entièrement décrit avec des cellules de la bibliothèque SXLIB. 156 156 157 = D) simulation logico-temporelle =157 = E) simulation logico-temporelle = 158 158 159 159 Le modèle VHDL comportemental des cellules de la bibliothèque SXLIB contient des … … 170 170 }}} 171 171 172 = E) Compte-Rendu =172 = F) Compte-Rendu = 173 173 Il vous est demandé un rapport d'une page, au format .pdf. Vous joindrez les fichiers ''adder.vst'' et ''full_adder.vst'' en annexe, ainsi que le chronogramme résultat de la simulation logico-temporelle.