Changes between Version 18 and Version 19 of AS6-TME-B4

Timestamp:

Mar 21, 2022, 8:44:25 PM (3 years ago)

Author:

franck

Comment:

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AS6-TME-B4

@@ -30 +30 @@
 
 
-1. Question ?
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-* réponse
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+1. Que signifie taux de MISS ? De quoi dépend-t-il ? Est-il stable ? Quelle est sa valeur typique ?
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+* Le taux de MISS est le pourcentage d'échec du cache, quand il n'a pas l'information demandé par le processeur.
+* Ce taux dépend de la taille du cache, mais aussi du profil d'usage de la mémoire par le programme.
+* Il n'est pas stable. Le travail du compilateur est de tenté de le réduire en utilisant mieux le cache.
+* < 2% pour le cache des instructions; < 5% pour le cache des données
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+1. Qu'est ce que le coût d'un MISS ? De quoi dépend-t-il ? Quelle est sa valeur typique ?
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+* Le coût d'un MISS, c'est le nombre de cycles nécessaire pour que le cache aille chercher la ligne manquante.
+* Ce coût dépend du temps pris pour envoyer une requête vers la mémoire, du temps pris par le cache L2 pour rendre la ligne manquante, du temps de transfert de la ligne sur le bus système et de l'enregistrement dans le cache L1.
+* Disons de 10 à 50 cycles, c'est très variable.
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+1. Que signifient CPI et IPC ? Quel est le rapport entre les deux ?
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+* CPI : Clock Per Instruction. IPC : Instruction Per Clock. IPC = 1/CPI
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+1. Sur un processeur capable de démarrer une instruction par cycle, pourquoi on n'a pas un CPI de 1 ? 
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+* parce qu'en fait, certaines instruction durent deux cycles et qu'il y a des dépendances entre instructions qui ajoutent des délais d'attente.
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+1. Finalement, quelle est l'équation définissant le CPI réel en fonction du CPI0 (avec un cache parfait, donc un taux de MISS de 0%) et de taux de MISS réel et des coûts de MISS ?
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+'''
+* CPI = CPI0 + TauxMissIns * CoutMissIns + TauxMissDar * CoutMissIns
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+1. Qu'est-ce qu'une perte de cohérence pour un cache de niveau 1 ? Est-ce grave ?
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+* C'est quand les données qu'il contient ne sont pas les mêmes que dans la mémoire.
+* Ces données peuvent être obsolètes, si un composant a écrit en mémoire des lignes et que les copies de ces lignes n'ont pas été mises à jour dans le cache.
+* Dans certaines conditions la mémoire pourrait aussi contenir des valeurs obsolètes, si le cache modifiait sa copie sans mettre à jour la mémoire, mais cela n'arrive pas dans notre plateforme parce que le cache a une stratégie write through, dans laquelle toutes les écritures demandées par le processeur sont faites en mémoire (et dans le cache si la ligne adressée est présente).
+* Oui, c'est grave. C'est même mortel pour l'application.
+'''
+}}}
+1. Est-ce qu'il y a un risque de perte de cohérence si on a un seul processeur ? Et s'il y en a plus qu'un ?
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+'''
+* Oui, si on a un autre initiateur dans le SoC capable d'écrire en mémoire dans des lignes dont la copie est dans le cache.
+* Oui, aussi si on a deux caches, on a des risques à cause des copies de lignes.
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+1. Un moyen d'éviter le problème de cohérence, c'est le snooping, qu'est-ce que c'est ? 
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+* C'est l'espionnage, fait par les caches L1, des requêtes transitant par le bus afin de repérer des écritures faites par les autres dans des lignes dont ils ont une copie. Quand il voit des écritures, ils mettent leur copie à jour, ou plus simplement, il invalide leur copie (puisqu'elle est obsolète).
+'''
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+1. Quels autres moyens connaissez-vous pour traiter le problème de cohérence ?
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+* On peut l'éliminer en utilisant des mémoires non caché.
+* On peut demander au cache de flusher les lignes contenant des données partagées avant de les lire afin d'être sûr de lire la version de la mémoire.
+* On peut utiliser la stratégie directory-based qui délègue que cache L2, la responsabilité de maintenir la cohérence entre toutes les copies qu'il a distribuées.
+'''
+}}}
+1. Qu'est-ce qu'un faux partage ? (Non, ce n'est pas quand votre petit frère coupe un gâteau pour vous en donner une part) 
+{{{#!protected
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+* C'est quand on met deux variables globales dans la même ligne, que ces variables sont utilisées par deux threads s'exécutant sur deux processeurs distincts. La ligne contenant les deux variables peut être copiées dans les deux caches et la modification d'une variable, fait croire à l'autre cache qu'il y a une perte de cohérence par erreur.
+'''
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+1. Est-ce que le faux partage est un problème grave
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+* Non, ce n'est pas performant quand ça arrive et ça consomme du temps et de l'énergie pour rien, mais ce n'est pas mortel.
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