Ignore:
Timestamp:
May 16, 2009, 4:42:39 PM (15 years ago)
Author:
rosiere
Message:

1) Platforms : add new organization for test
2) Load_Store_Unit : add array to count nb_check in store_queue
3) Issue_queue and Core_Glue : rewrite the issue network
4) Special_Register_Unit : add reset value to register CID
5) Softwares : add multicontext test
6) Softwares : add SPECINT
7) Softwares : add MiBench?
7) Read_queue : inhib access for r0
8) Change Core_Glue (network) - dont yet support priority and load balancing scheme

File:
1 edited

Legend:

Unmodified
Added
Removed

  • trunk/IPs/systemC/processor/Morpheo/Behavioural/Core/Multi_Execute_loop/Execute_loop/Multi_Execute_unit/Execute_unit/Load_store_unit/SelfTest/src/test2.cpp

    r113 r117  
    7070  sc_signal<Tcontrol_t>                  * in_NRESET = new sc_signal<Tcontrol_t> ("NRESET");
    7171
    72     // ~~~~~[ Interface "memory_in" ]~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~
     72  sc_signal<Tcontrol_t        > **  in_MEMORY_IN_VAL                  ;
     73  sc_signal<Tcontrol_t        > ** out_MEMORY_IN_ACK                  ;
     74  sc_signal<Tcontext_t        > **  in_MEMORY_IN_CONTEXT_ID           ;
     75  sc_signal<Tcontext_t        > **  in_MEMORY_IN_FRONT_END_ID         ;
     76  sc_signal<Tcontext_t        > **  in_MEMORY_IN_OOO_ENGINE_ID        ;
     77  sc_signal<Tpacket_t         > **  in_MEMORY_IN_PACKET_ID            ;
     78  sc_signal<Toperation_t      > **  in_MEMORY_IN_OPERATION            ;
     79  sc_signal<Ttype_t           > **  in_MEMORY_IN_TYPE                 ;
     80  sc_signal<Tlsq_ptr_t        > **  in_MEMORY_IN_STORE_QUEUE_PTR_WRITE;
     81  sc_signal<Tlsq_ptr_t        > **  in_MEMORY_IN_LOAD_QUEUE_PTR_WRITE ;
     82  sc_signal<Tcontrol_t        > **  in_MEMORY_IN_HAS_IMMEDIAT         ;
     83  sc_signal<Tgeneral_data_t   > **  in_MEMORY_IN_IMMEDIAT             ;
     84  sc_signal<Tgeneral_data_t   > **  in_MEMORY_IN_DATA_RA              ;
     85  sc_signal<Tgeneral_data_t   > **  in_MEMORY_IN_DATA_RB              ;
     86  sc_signal<Tspecial_data_t   > **  in_MEMORY_IN_DATA_RC              ;
     87  sc_signal<Tcontrol_t        > **  in_MEMORY_IN_WRITE_RD             ;
     88  sc_signal<Tgeneral_address_t> **  in_MEMORY_IN_NUM_REG_RD           ;
     89  sc_signal<Tcontrol_t        > **  in_MEMORY_IN_WRITE_RE             ;
     90  sc_signal<Tspecial_address_t> **  in_MEMORY_IN_NUM_REG_RE           ;
     91  sc_signal<Tcontrol_t        > ** out_MEMORY_OUT_VAL                 ;
     92  sc_signal<Tcontrol_t        > **  in_MEMORY_OUT_ACK                 ;
     93  sc_signal<Tcontext_t        > ** out_MEMORY_OUT_CONTEXT_ID          ;
     94  sc_signal<Tcontext_t        > ** out_MEMORY_OUT_FRONT_END_ID        ;
     95  sc_signal<Tcontext_t        > ** out_MEMORY_OUT_OOO_ENGINE_ID       ;
     96  sc_signal<Tpacket_t         > ** out_MEMORY_OUT_PACKET_ID           ;
     97//sc_signal<Toperation_t      > ** out_MEMORY_OUT_OPERATION           ;
     98//sc_signal<Ttype_t           > ** out_MEMORY_OUT_TYPE                ;
     99  sc_signal<Tcontrol_t        > ** out_MEMORY_OUT_WRITE_RD            ;
     100  sc_signal<Tgeneral_address_t> ** out_MEMORY_OUT_NUM_REG_RD          ;
     101  sc_signal<Tgeneral_data_t   > ** out_MEMORY_OUT_DATA_RD             ;
     102  sc_signal<Tcontrol_t        > ** out_MEMORY_OUT_WRITE_RE            ;
     103  sc_signal<Tspecial_address_t> ** out_MEMORY_OUT_NUM_REG_RE          ;
     104  sc_signal<Tspecial_data_t   > ** out_MEMORY_OUT_DATA_RE             ;
     105  sc_signal<Texception_t      > ** out_MEMORY_OUT_EXCEPTION           ;
     106  sc_signal<Tcontrol_t        > ** out_MEMORY_OUT_NO_SEQUENCE         ;
     107  sc_signal<Taddress_t        > ** out_MEMORY_OUT_ADDRESS             ;
     108  sc_signal<Tcontrol_t        > ** out_DCACHE_REQ_VAL                 ;
     109  sc_signal<Tcontrol_t        > **  in_DCACHE_REQ_ACK                 ;
     110  sc_signal<Tcontext_t        > ** out_DCACHE_REQ_CONTEXT_ID          ;
     111  sc_signal<Tpacket_t         > ** out_DCACHE_REQ_PACKET_ID           ;
     112  sc_signal<Tdcache_address_t > ** out_DCACHE_REQ_ADDRESS             ;
     113  sc_signal<Tdcache_type_t    > ** out_DCACHE_REQ_TYPE                ;
     114  sc_signal<Tdcache_data_t    > ** out_DCACHE_REQ_WDATA               ;
     115  sc_signal<Tcontrol_t        > **  in_DCACHE_RSP_VAL                 ;
     116  sc_signal<Tcontrol_t        > ** out_DCACHE_RSP_ACK                 ;
     117  sc_signal<Tcontext_t        > **  in_DCACHE_RSP_CONTEXT_ID          ;
     118  sc_signal<Tpacket_t         > **  in_DCACHE_RSP_PACKET_ID           ;
     119  sc_signal<Tdcache_data_t    > **  in_DCACHE_RSP_RDATA               ;
     120  sc_signal<Tdcache_error_t   > **  in_DCACHE_RSP_ERROR               ;
     121  sc_signal<Tcontrol_t        > ** out_BYPASS_MEMORY_VAL              ;
     122  sc_signal<Tcontext_t        > ** out_BYPASS_MEMORY_OOO_ENGINE_ID    ;
     123  sc_signal<Tgeneral_address_t> ** out_BYPASS_MEMORY_NUM_REG          ;
     124  sc_signal<Tgeneral_data_t   > ** out_BYPASS_MEMORY_DATA             ;
     125
    73126  ALLOC1_SC_SIGNAL( in_MEMORY_IN_VAL                  ," in_MEMORY_IN_VAL                  ",Tcontrol_t        ,_param->_nb_inst_memory);
    74127  ALLOC1_SC_SIGNAL(out_MEMORY_IN_ACK                  ,"out_MEMORY_IN_ACK                  ",Tcontrol_t        ,_param->_nb_inst_memory);
    … …  
    379432          tab_request[66].modif(550,0,0,0,65,OPERATION_MEMORY_LOAD_32_Z    ,TYPE_MEMORY,1,0,0x0  ,0x0          ,0x0       ,1,0,0,0x55508570); // just to wait the dcache_rsp
    380433
    381           const uint32_t nb_request = 64;//_param->_nb_packet;
     434          const uint32_t nb_request = 66;//_param->_nb_packet;
     435//        const uint32_t nb_request = 64;//_param->_nb_packet;
    382436       
    383437          for (uint32_t i=0; i<nb_request; i++)
Note: See TracChangeset for help on using the changeset viewer.