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Jun 5, 2007, 11:06:46 PM (17 years ago)
Author:
rosiere
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Interface et Signal, c'est deux classes enregistres la valeurs des signaux à chaque cycle ... étape préparatoire avan le changement de la classe Vhdl_Testbench

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  • trunk/IPs/systemC/processor/Morpheo/Behavioural/Generic/Select/Select_Priority_Fixed/src/Select_Priority_Fixed_allocation.cpp

    r31 r40  
    3535    // ~~~~~[ Interface : "" ]~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~
    3636
    37     Interface * interface_ = _interfaces->set_interface(""  ,
    38                                                         IN  ,
    39                                                         WEST,
    40                                                         "...");
     37    Interface_fifo * interface_ = _interfaces->set_interface("", IN  ,WEST, "Generalist interface");
    4138
    4239     in_CLOCK        = interface_->set_signal_clk              ("clock" ,1, PORT_VHDL_YES_TESTBENCH_NO);
Note: See TracChangeset for help on using the changeset viewer.