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Timestamp:
Jun 7, 2007, 9:13:47 PM (17 years ago)
Author:
rosiere
Message:

Vhdl_Testbench : Modification du testbench. Maintenant complétement encapsuler dans la classe "Interfaces".
Suppression de la class Vhdl_Testbench dans un avenir proche :D
Suppression du répertoire Configuration.old

Location:
trunk/IPs/systemC/processor/Morpheo/Documentation/Source
Files:
3 edited

Legend:

Unmodified
Added
Removed
  • trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Documents/document-morpheo-interface_processor_cache/fr/root.tex

    r39 r41  
    3838\end{description}
    3939
    40 La requête est effective quand les signaux XXX\_VAL et XXX\_ACK valent tous les 1 à la fin d'un cycle.
     40La requête est effective quand les signaux XXX\_VAL et XXX\_ACK valent tous les deux 1 à la fin d'un cycle.
    4141
    4242\subsection{Champ : REQ\_UNC}
     
    131131RSP\_PKTID         & CPU to CACHE & {\it SIZE\_PKTID} bits\\
    132132RSP\_RDATA         & CACHE to CPU & {\it SIZE\_DATA} bits\\
    133 RSP\_ERR           & CACHE to CPU & {\it 2} bits\\
     133RSP\_ERR           & CACHE to CPU & {\it 1} bit\\
    134134\end{tabular}
    135135\end{center}
     
    157157  0 & 0 & 1 & 0 & Invalidate                  \\
    158158  0 & 0 & 1 & 1 & Prefetch                    \\
    159   0 & 1 & 0 & 0 & Write 8  bits ack           \\
     159  0 & 1 & 0 & 0 & {\it non utilisé}           \\
    160160  0 & 1 & 0 & 1 & {\it non utilisé}           \\
    161161  0 & 1 & 1 & 0 & Flush                       \\
     
    184184\item[Flush      :] Invalide la ligne de cache contenant l'adresse fournit, et propage les éventuelles écritures jusqu'à la mémoire\\
    185185{\it Remarque :} Le flush va implicitement déverrouiller la ligne de cache.
    186 \item[Write      :] Demande de l'écriture d'une donnée. Aucun acquittement ne sera retourné au processeur.
    187 \item[Write ack  :] Demande de l'écriture d'une donnée. Une fois effectué, un acquittement sera retourné au processeur par l'intermédiaire de l'interface de réponse.
     186\item[Write      :] Demande de l'écriture d'une donnée. Une fois effectué, un acquittement sera retourné au processeur par l'intermédiaire de l'interface de réponse.
    188187\end{description}
    189188
     
    193192
    194193\begin{center}
    195 \begin{tabular}{|cc||l|}
    196   \hline
    197   b1 & b0 & Description \\
    198   \hline
    199   \hline
    200   0  & 0  & NOERR            \\ 
    201   0  & 1  & BERR\_PRECISE    \\
    202   1  & 1  & BERR\_UNPRECISE  \\
    203   \hline
    204 \end{tabular}
    205 \end{center}
    206 \begin{description}
    207 \item[NOERR           : ] indique qu'il n'y a aucune erreur lors de la requête.
    208 \item[BERR\_PRECISE   : ] indique qu'il y a eu une erreur de transmission lors d'un accès mémoire.
    209 {\it Remarque : } Seul les requêtes de type {\it Read}, {\it Write 8 bits ack} peuvent générées cette erreur.
    210 \item[BERR\_UNPRECISE : ] indique qu'il y a eu une erreur de transmission lors d'un accès mémoire.
    211 {\it Remarque : } Seul les requêtes de type {\it Write 8 bits}, {\it Write 16 bits}, {\it Write 32 bits}, {\it Write 64 bits} peuvent générées cette erreur.
    212 \end{description}
    213 
    214 Au contraire de l'exception BERR\_PRECISE qui ne peut être provoqué que par des requêtes demandant un acquittement, l'exception BERR\_UNPRECISE est provoqué par des requête qui ne demande pas d'acquittement. Le processeur doit être capable de traiter ce genre d'erreur.
     194\begin{tabular}{|c||l|}
     195  \hline
     196  b0 & Description \\
     197  \hline
     198  \hline
     199  0  & NOERR   \\ 
     200  1  & BERR    \\
     201  \hline
     202\end{tabular}
     203\end{center}
     204\begin{description}
     205\item[NOERR  : ] indique qu'il n'y a aucune erreur lors de la requête.
     206\item[BERR   : ] indique qu'il y a eu une erreur de transmission lors d'un accès mémoire.
     207{\it Remarque : } Seul les requêtes de type {\it Read}, {\it Write 8 bits}, {\it Write 16 bits}, {\it Write 32 bits}, {\it Write 64 bits} peuvent générées cette erreur.
     208\end{description}
    215209
    216210\section{Protocole de communication}
    217211
    218 Il y a un échange sur une des sous interface si VAL AND ACK = 1.
    219 
    220 Lors d'une requête de lecture, la hiérarchie mémoire envoie la donnée sur le port des réponses de manière asynchrone et de manière non ordonnée (une requête de lecture ancienne peut répondre après une requête de lecture nouvelle. C'est au processeur de gérer le ré-ordonnancement)
     212Il y a un échange sur une des sous interface si VAL AND ACK = 1. Toute requête entraîne une réponse. Les réponses n'arrive pas dans l'ordre émisent sur l'interface des réponses.
    221213
    222214Sur le port des requêtes, si le cache est occupé, le processeur peut changer au cycle suivant sa requête (typiquement donne la main à un autre thread). Par contre sur le port des réponses, tant que le processeur est occupé, le cache maintient sa réponse. (Ceci permet d'éviter les questions : quand réémettre la réponse? et quel évènement déclenche la remise de la réponse?)
  • trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Include/ppt-style.sty

    r17 r41  
    1212\bibliographystyle{plain}
    1313
     14\useoutertheme{infolines}
    1415
    1516%% % file, Dimension
  • trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Package/presentation-share_architectural_ressources_between_hardware_context.tex

    r16 r41  
    11\usepackage{beamerthemetree}
    22
    3 \setbeameroption{show notes on second screen}
     3%\setbeameroption{show notes on second screen}
Note: See TracChangeset for help on using the changeset viewer.