Changeset 41 for trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Documents/document-morpheo-interface_processor_cache/fr/root.tex

Timestamp:

Jun 7, 2007, 9:13:47 PM (17 years ago)

Author:

rosiere

Message:

Vhdl_Testbench : Modification du testbench. Maintenant complétement encapsuler dans la classe "Interfaces".
Suppression de la class Vhdl_Testbench dans un avenir proche :D
Suppression du répertoire Configuration.old

File:

• trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Documents/document-morpheo-interface_processor_cache/fr/root.tex (modified) (5 diffs)

trunk/IPs/systemC/processor/Morpheo/Documentation/Source/Documents/document-morpheo-interface_processor_cache/fr/root.tex

@@ -38 +38 @@
 \end{description}
 
-La requête est effective quand les signaux XXX\_VAL et XXX\_ACK valent tous les 1 à la fin d'un cycle.
+La requête est effective quand les signaux XXX\_VAL et XXX\_ACK valent tous les deux 1 à la fin d'un cycle.
 
 \subsection{Champ : REQ\_UNC}
@@ -131 +131 @@
 RSP\_PKTID         & CPU to CACHE & {\it SIZE\_PKTID} bits\\
 RSP\_RDATA         & CACHE to CPU & {\it SIZE\_DATA} bits\\
-RSP\_ERR           & CACHE to CPU & {\it 2} bits\\
+RSP\_ERR           & CACHE to CPU & {\it 1} bit\\
 \end{tabular}
 \end{center}
@@ -157 +157 @@
   0 & 0 & 1 & 0 & Invalidate                  \\
   0 & 0 & 1 & 1 & Prefetch                    \\
-  0 & 1 & 0 & 0 & Write 8  bits ack           \\
+  0 & 1 & 0 & 0 & {\it non utilisé}           \\
   0 & 1 & 0 & 1 & {\it non utilisé}           \\
   0 & 1 & 1 & 0 & Flush                       \\
@@ -184 +184 @@
 \item[Flush      :] Invalide la ligne de cache contenant l'adresse fournit, et propage les éventuelles écritures jusqu'à la mémoire\\
 {\it Remarque :} Le flush va implicitement déverrouiller la ligne de cache.
-\item[Write      :] Demande de l'écriture d'une donnée. Aucun acquittement ne sera retourné au processeur.
-\item[Write ack  :] Demande de l'écriture d'une donnée. Une fois effectué, un acquittement sera retourné au processeur par l'intermédiaire de l'interface de réponse.
+\item[Write      :] Demande de l'écriture d'une donnée. Une fois effectué, un acquittement sera retourné au processeur par l'intermédiaire de l'interface de réponse.
 \end{description}
 
@@ -193 +192 @@
 
 \begin{center}
-\begin{tabular}{|cc||l|}
-  \hline
-  b1 & b0 & Description \\
-  \hline
-  \hline
-  0  & 0  & NOERR            \\  
-  0  & 1  & BERR\_PRECISE    \\
-  1  & 1  & BERR\_UNPRECISE  \\
-  \hline
-\end{tabular}
-\end{center}
-\begin{description}
-\item[NOERR           : ] indique qu'il n'y a aucune erreur lors de la requête.
-\item[BERR\_PRECISE   : ] indique qu'il y a eu une erreur de transmission lors d'un accès mémoire.
-{\it Remarque : } Seul les requêtes de type {\it Read}, {\it Write 8 bits ack} peuvent générées cette erreur.
-\item[BERR\_UNPRECISE : ] indique qu'il y a eu une erreur de transmission lors d'un accès mémoire.
-{\it Remarque : } Seul les requêtes de type {\it Write 8 bits}, {\it Write 16 bits}, {\it Write 32 bits}, {\it Write 64 bits} peuvent générées cette erreur.
-\end{description}
-
-Au contraire de l'exception BERR\_PRECISE qui ne peut être provoqué que par des requêtes demandant un acquittement, l'exception BERR\_UNPRECISE est provoqué par des requête qui ne demande pas d'acquittement. Le processeur doit être capable de traiter ce genre d'erreur.
+\begin{tabular}{|c||l|}
+  \hline
+  b0 & Description \\
+  \hline
+  \hline
+  0  & NOERR   \\  
+  1  & BERR    \\
+  \hline
+\end{tabular}
+\end{center}
+\begin{description}
+\item[NOERR  : ] indique qu'il n'y a aucune erreur lors de la requête.
+\item[BERR   : ] indique qu'il y a eu une erreur de transmission lors d'un accès mémoire.
+{\it Remarque : } Seul les requêtes de type {\it Read}, {\it Write 8 bits}, {\it Write 16 bits}, {\it Write 32 bits}, {\it Write 64 bits} peuvent générées cette erreur.
+\end{description}
 
 \section{Protocole de communication}
 
-Il y a un échange sur une des sous interface si VAL AND ACK = 1.
-
-Lors d'une requête de lecture, la hiérarchie mémoire envoie la donnée sur le port des réponses de manière asynchrone et de manière non ordonnée (une requête de lecture ancienne peut répondre après une requête de lecture nouvelle. C'est au processeur de gérer le ré-ordonnancement)
+Il y a un échange sur une des sous interface si VAL AND ACK = 1. Toute requête entraîne une réponse. Les réponses n'arrive pas dans l'ordre émisent sur l'interface des réponses.
 
 Sur le port des requêtes, si le cache est occupé, le processeur peut changer au cycle suivant sa requête (typiquement donne la main à un autre thread). Par contre sur le port des réponses, tant que le processeur est occupé, le cache maintient sa réponse. (Ceci permet d'éviter les questions : quand réémettre la réponse? et quel évènement déclenche la remise de la réponse?)