Ignore:
Timestamp:
Jul 5, 2007, 5:50:19 PM (17 years ago)
Author:
rosiere
Message:

Modification des classes d'encapsulation des interfaces :

  • gère les signaux à écrire dans le vhdl
  • les traces pour le testbench
  • la génération des vhdl structurelles

-> test sur la Pattern History Table

File:
1 edited

Legend:

Unmodified
Added
Removed
  • trunk/IPs/systemC/processor/Morpheo/Behavioural/src/Signal_get_name_vhdl.cpp

    r41 r42  
    1 #ifdef VHDL_TESTBENCH
     1#  ifdef VHDL_TESTBENCH
    22/*
    33 * $Id$
     
    1717    if ((_presence_port == PORT_VHDL_YES_TESTBENCH_YES) or
    1818        (_presence_port == PORT_VHDL_YES_TESTBENCH_NO ) or
    19         (_presence_port == CLOCK_VHDL_YES))
     19        (_presence_port == CLOCK_VHDL_YES)              or
     20        (_presence_port == RESET_VHDL_YES))
    2021      list_signal->push_back(_name);
    2122  };
Note: See TracChangeset for help on using the changeset viewer.