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Architecture Logicielle et Matérielle des Ordinateurs (ALMO) - 3I004
Organisation 2016
Site annuel du module ALMO sur le site de la licence
Cours lundi 8h45-10h30 Amphi 45B Franck Wajsbürt TD - TP G1 lundi 10h45-15h45 TD Barre 24-25 Salle 102 TP Barre 24-25 Salle 302 Franck Wajsbürt G2 lundi 16h00-19h45 TD Barre 14-15 salle 104 TP Barre 14-15 salle 308 Alain Greiner G3 mercredi 14h00-17h45 TD Barre 24-34 Salle 104 TP Barre 14-15 Salle 401 Quentin Meunier G4 vendredi 14h00-17h45 TD Barre 23-24 Salle 105 TP Barre 14-15 Salle 301 Emmanuelle Encrenaz
Cours TD/TP Interro 37 C1: Introduction & Architecture externe MIPS32 38 C2: Utilisation de la pile & appels de fonctions TD1: Programmation Assembleur
TP1: Présentation XSPIM39 C3: Interruptions / Exceptions /Trappes + GCC TD2: Appels de fonctions
TP2: Programmation fonctions / XSPIM40 C4: Bus système et périphériques / GIET TD3: Programme complet
TP3: Génération de code GCC / XSPIM41 C5: Hiérarchie mémoire et techniques de cache TD4: Architecture mono-processeur
TP4: Génération de code pour SoCLibAssemb 42 C6: Caches (suite) Interrupts, exceptions, trappes TD5: Principe des mémoires cache
TP5: Effets de cache43 C7: Accès aux périphériques : ICU, TTY, TIMER TD6: Performances caches
TP6: Perfs cachesCaches 44 Vacances 45 Partiel 46 C8: Périphériques DMA : contrôleurs disque et réseau TD7: Analyse GIET
TP7: Communications par interruptions47 C9: Multiplexage temporel & Commutation de tâches TD8: Périphériques DMA
TP8: contrôleurs IOC, DMA et FB48 C10: Principe Mémoire Virtuelle et MMU/TLB TD9: Commutation de tâches
TP9: Commutation de tâchesGiet 49 44 Activités à définir 50 C11: Programmation parallèle multi-tâches et synchro TD10: Partage du bus système
TP10: Architecture multi-processeur51 TD11: mémoire virtuelle
TP11: RattrapageSwitch 52 Vacances 1 Vacances 2 Examen Session1
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Sujets de TD
- TD01 : Assembleur MIPS32 / Instructions de base
- TD02 : Utilisation de la pile / appels de fonctions
- TD03 : Assembleur : programme de tri
- TD04 : Bus système et périphériques
- TD05 : Principe des mémoires caches
- TD06 : Influence des caches sur les performances
- TD07 : Gestionnaire d'Interruptions, Exceptions et Trappes
- TD08 : Périphériques à capacités DMA
- TD09 : Fonctionnement multi-tâches
- TD10 : Architectures multi-processeurs
- TD11 : Mémoire virtuelle paginée
Sujets de TP
- TP01 : Simulateur XSPIM
- TP02 : Fonctions imbriquées et récursives
- TP03 : Génération de code avec GCC : exécution avec XSPIM
- TP04 : Exécution de code sur architecture matérielle mono-processeur
- TP05 : Mémoires cache : principe de fonctionnement
- TP06 : Mémoires caches : mesure de performance
- TP07 : Communications par interruption
- TP08 : Périphériques orientés blocs
- TP09 : Fonctionnement multi-tâches
- TP10 : Architectures multi-processeurs
Documents
- Sujets des TD et TP (extrait le 1 sep 2016)
- Architecture externe MIPS
- Langage d'assemblage MIPS
- Code source du GIET
- Aide mémoire instructions MIPS
Documentation architecture matérielle
Annales d'examen
Note:
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