M1 SESI – Architecture des Processeurs et Optimisation

Énoncés des séances

• Énoncé 1 : TD – Rappels sur l'architecture du Mips
• Énoncé 2 : TME – VHDL – Environnement de simulation
• Énoncé 3 : TD – Pipeline MIPS
• Énoncé 4 : TD – Pipeline, Superpipeline, Optimisation de codes
• Énoncé 5 : TD – Superscalaire, Optimisation de codes
• Énoncé 6 : TD – Cache – Hiérarchie des mémoires

Autres documents

• Règles d'exécution pour le superscalaire

Annales

• Examen 2009
• Examen 2010
• Examen 2011
• Examen 2014
• Partiel 2012
• Partiel 2015
• Partiel 2016
• Partiel 2017