| | 13 | Dessinez sur une feuille (ou sur un logiciel adapté) les machines d'état du cache L1 write-through à invalidations et du contrôleur mémoire associé, en étant le plus précis possible. On s'intéresse pour ce TP uniquement à la partie données du cache : on suppose en effet que le processeur émet directement des requêtes de lecture et d'écritures, et non les adresses des instructions. De plus, on ne s'intéresse pas aux requêtes à des adresses non cachées : on suppose donc que toutes les requêtes sont à des adresses cachées. |
