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Jan 24, 2009, 8:02:42 PM (16 years ago)
Author:
alain
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    v6 v7  
    55 * [wiki:MultiCourseTME3 TME3 Architecture interne du contrôleur de caches L1]
    66 * [wiki:MultiCourseTME4 TME4 Caractérisation et dimensionnement des caches]
    7  * [wiki:MultiCourseTME5 TME5]
    8  * [wiki:MultiCourseTME6 TME6]
    9  * [wiki:MultiCourseTME7 TME7]
    10  * [wiki:MultiCourseTME8 TME8]
    11  * [wiki:MultiCourseTME9 TME9]
    12  * [wiki:MultiCourseTME10 TME10]
     7 * [wiki:MultiCourseTME5 TME5 Interruptions & communication avec les périphériques]
     8 * [wiki:MultiCourseTME6 TME6 Contrôleur DMA]
     9 * [wiki:MultiCourseTME7 TME7 Partage de périphériques / Prise de verrous]
     10 * [wiki:MultiCourseTME8 TME8 Synchronisation et cohérence mémoire]
     11 * [wiki:MultiCourseTME9 TME9 Mémoire virtuelle et MMU]
     12 * [wiki:MultiCourseTME10 TME10 Partage du bus dans les architectures multi-processeurs]