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Author:
alain
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    v7 v8  
    11= Cours Architecture des Systèmes Multi-Processeurs =
    22
    3  * [wiki:MultiCourseTME1 TME1 Protocole Pibus & prototypage virtuel]
    4  * [wiki:MultiCourseTME2 TME2 Déploiement de code sur processeur programmable]
    5  * [wiki:MultiCourseTME3 TME3 Architecture interne du contrôleur de caches L1]
    6  * [wiki:MultiCourseTME4 TME4 Caractérisation et dimensionnement des caches]
    7  * [wiki:MultiCourseTME5 TME5 Interruptions & communication avec les périphériques]
    8  * [wiki:MultiCourseTME6 TME6 Contrôleur DMA]
    9  * [wiki:MultiCourseTME7 TME7 Partage de périphériques / Prise de verrous]
    10  * [wiki:MultiCourseTME8 TME8 Synchronisation et cohérence mémoire]
    11  * [wiki:MultiCourseTME9 TME9 Mémoire virtuelle et MMU]
    12  * [wiki:MultiCourseTME10 TME10 Partage du bus dans les architectures multi-processeurs]
     3 * [wiki:MultiCourseTME1 TP1 Protocole Pibus & prototypage virtuel]
     4 * [wiki:MultiCourseTME2 TP2 Déploiement de code sur processeur programmable]
     5 * [wiki:MultiCourseTME3 TP3 Architecture interne du contrôleur de caches L1]
     6 * [wiki:MultiCourseTME4 TP4 Caractérisation et dimensionnement des caches]
     7 * [wiki:MultiCourseTME5 TP5 Interruptions & communication avec les périphériques]
     8 * [wiki:MultiCourseTME6 TP6 Contrôleur DMA]
     9 * [wiki:MultiCourseTME7 TP7 Partage de périphériques / Prise de verrous]
     10 * [wiki:MultiCourseTME8 TP8 Synchronisation et cohérence mémoire]
     11 * [wiki:MultiCourseTME9 TP9 Mémoire virtuelle et MMU]
     12 * [wiki:MultiCourseTME10 TP10 Partage du bus dans les architectures multi-processeurs]